ASMI Parallel II Intel FPGA IP
ASMI Parallel II Intel® FPGA IP gir tilgang til Intel FPGA-konfigurasjonsenhetene, som er quad-serial konfigurasjonen (EPCQ), lavvolumtage quad-seriell konfigurasjon (EPCQ-L), og EPCQ-A seriell konfigurasjon. Du kan bruke denne IP-en til å lese og skrive data til eksterne flash-enheter for applikasjoner, for eksempel ekstern systemoppdatering og SEU Sensitivity Map Header File (.smh) lagring.
I tillegg til funksjonene som støttes av ASMI Parallel Intel FPGA IP, støtter ASMI Parallel II Intel FPGA IP i tillegg:
- Direkte flash-tilgang (skriv/les) gjennom Avalon® minnetilordnede grensesnitt.
- Kontrollregister for andre operasjoner gjennom grensesnittet for kontrollstatusregister (CSR) i det minnetilordnede Avalon-grensesnittet.
- Oversett de generiske kommandoene fra det minnetilordnede Avalon-grensesnittet til enhetskommandokoder.
ASMI Parallel II Intel FPGA IP er tilgjengelig for alle Intel FPGA-enhetsfamilier inkludert Intel MAX® 10-enheter som bruker GPIO-modus.
ASMI Parallel II Intel FPGA IP støtter bare EPCQ-, EPCQ-L- og EPCQ-A-enheter. Hvis du bruker tredjeparts flash-enheter, må du bruke det generiske serielle flashgrensesnittet Intel FPGA IP.
ASMI Parallel II Intel FPGA IP støttes i Intel Quartus® Prime-programvareversjon 17.0 og nyere.
Relatert informasjon
- Introduksjon til Intel FPGA IP-kjerner
- Gir generell informasjon om alle Intel FPGA IP-kjerner, inkludert parameterisering, generering, oppgradering og simulering av IP-kjerner.
- Opprette versjonsuavhengige IP- og Qsys-simuleringsskript
- Lag simuleringsskript som ikke krever manuelle oppdateringer for programvare- eller IP-versjonsoppgraderinger.
- Beste praksis for prosjektledelse
- Retningslinjer for effektiv styring og portabilitet av ditt prosjekt og IP files.
- ASMI Parallel Intel FPGA IP Core brukerveiledning
- Generisk seriell flashgrensesnitt Intel FPGA IP brukerveiledning
- Gir støtte for tredjeparts flash-enheter.
- AN 720: Simulering av ASMI-blokken i ditt design
Utgivelsesinformasjon
IP-versjoner er de samme som Intel Quartus Prime Design Suite-programvareversjoner opp til v19.1. Fra Intel Quartus Prime Design Suite-programvareversjon 19.2 eller nyere har IP-kjerner et nytt IP-versjonssystem.
IP-versjonsnummeret (XYZ) kan endres fra én Intel Quartus Prime-programvareversjon til en annen. En endring i:
- X indikerer en større revisjon av IP. Hvis du oppdaterer Intel Quartus Prime-programvaren, må du regenerere IP-en.
- Y indikerer at IP-en inkluderer nye funksjoner. Regenerer IP-en din for å inkludere disse nye funksjonene.
- Z indikerer at IP-en inkluderer mindre endringer. Regenerer IP-en din for å inkludere disse endringene.
Tabell 1. ASMI Parallel II Intel FPGA IP-utgivelsesinformasjon
| Punkt | Beskrivelse |
| IP-versjon | 18.0 |
| Intel Quartus Prime Pro Edition-versjon | 18.0 |
| Utgivelsesdato | 2018.05.07 |
Havner
Figur 1. Portblokkdiagram
Tabell 2. Portbeskrivelse
| Signal | Bredde | Retning | Beskrivelse |
| Avalon Memory-Mapped Slave Interface for CSR (avl_csr) | |||
| avl_csr_addr | 6 | Inndata | Avalon minnetilordnede grensesnittadressebuss. Adressebussen er i ordadressering. |
| avl_csr_read | 1 | Inndata | Avalon minnetilordnede grensesnitt lesekontroll til CSR. |
| avl_csr_rddata | 32 | Produksjon | Avalon minnetilordnede grensesnitt leser databuss fra CSR. |
| avl_csr_write | 1 | Inndata | Avalon minnetilordnede grensesnitt skrivekontroll til CSR. |
| avl_csr_writedata | 32 | Inndata | Avalon minnetilordnede grensesnitt skriver databuss til CSR. |
| avl_csr_waitrequest | 1 | Produksjon | Avalon minnetilordnede grensesnitt-serveforespørselskontroll fra CSR. |
| avl_csr_rddata_valid | 1 | Produksjon | Avalon minnetilordnede grensesnitt lese data gyldig som indikerer at CSR lese data er tilgjengelig. |
| Avalon minnetilordnede slavegrensesnitt for minnetilgang (avl_ mem) | |||
| avl_mem_write | 1 | Inndata | Avalon minnetilordnede grensesnitt skrivekontroll til minnet |
| avl_mem_burstcount | 7 | Inndata | Avalon minnetilordnede grensesnittbursttelling for minnet. Verdien varierer fra 1 til 64 (maksimal sidestørrelse). |
| avl_mem_waitrequest | 1 | Produksjon | Avalon minne-tilordnede grensesnitt waitrequest kontroll fra minnet. |
| avl_mem_read | 1 | Inndata | Avalon minnetilordnede grensesnitt lesekontroll til minnet |
| avl_mem_addr | N | Inndata | Avalon minnetilordnede grensesnittadressebuss. Adressebussen er i ordadressering.
Bredden på adressen avhenger av flashminnetettheten som brukes. |
| avl_mem_writedata | 32 | Inndata | Avalon minnetilordnede grensesnitt skriver databuss til minnet |
| avl_mem_readddata | 32 | Produksjon | Avalon minnetilordnede grensesnitt leste databuss fra minnet. |
| avl_mem_rddata_valid | 1 | Produksjon | Avalon minnetilordnede grensesnitt lese data gyldig som indikerer at minnelese data er tilgjengelig. |
| avl_mem_byteenble | 4 | Inndata | Avalon minnetilordnede grensesnitt skrive data aktiverer buss til minne. Under sprengningsmodus vil byteenable buss være logisk høy, 4'b1111. |
| Klokke og tilbakestill | |||
| klk | 1 | Inndata | Sett inn klokke for å klokke IP. (1) |
| reset_n | 1 | Inndata | Asynkron tilbakestilling for å tilbakestille IP.(2) |
| Kanalgrensesnitt(3) | |||
| fqspi_dataout | 4 | Toveis | Inn- eller utgangsport for å mate data fra flash-enheten. |
| fortsatte... | |||
| Signal | Bredde | Retning | Beskrivelse |
| qspi_dclk | 1 | Produksjon | Gir klokkesignal til blitsen. |
| qspi_scein | 1 | Produksjon | Gir ncs-signalet til flash-enheten.
Støtter Stratix® V, Arria® V, Cyclone® V og eldre enheter. |
| 3 | Produksjon | Gir ncs-signalet til flash-enheten.
Støtter Intel Arria 10 og Intel Cyclone 10 GX-enheter. |
- Du kan stille inn klokkefrekvensen til lavere eller lik 50 MHz.
- Hold signalet i minst én klokkesyklus for å tilbakestille IP-en.
- Tilgjengelig når du aktiverer parameteren Deaktiver dedikert Active Serial interface.
Relatert informasjon
- Datablad for Quad-Serial Configuration (EPCQ) enheter
- Datablad for EPCQ-L seriell konfigurasjonsenheter
- Datablad for EPCQ-A seriell konfigurasjonsenhet
Parametere
Tabell 3. Parameterinnstillinger
| Parameter | Juridiske verdier | Beskrivelser |
| Konfigurasjonsenhetstype | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ | Angir EPCQ-, EPCQ-L- eller EPCQ-A-enhetstypen du vil bruke. |
| Velg I/O-modus | NORMAL STANDARD DOBBEL QUAD | Velger utvidet databredde når du aktiverer Fast Read-operasjonen. |
| Deaktiver dedikert Active Serial-grensesnitt | — | Ruter ASMIBLOCK-signalene til toppnivået i designet ditt. |
| Aktiver SPI pins-grensesnitt | — | Oversetter ASMIBLOCK-signalene til SPI-pin-grensesnittet. |
| Aktiver flash-simuleringsmodell | — | Bruker standard EPCQ 1024 simuleringsmodell for simulering. Hvis du bruker en tredjeparts blitsenhet, se AN 720: Simulering av ASMI-blokken i ditt design å lage en innpakning for å koble blitsmodellen med ASMI-blokken. |
| Antall Chip Select brukt | 1
2(4) 3(4) |
Velger antall brikkevalg koblet til blitsen. |
- Støttes kun i Intel Arria 10-enheter, Intel Cyclone 10 GX-enheter og andre enheter med Enable SPI-pins-grensesnitt aktivert.
Relatert informasjon
- Datablad for Quad-Serial Configuration (EPCQ) enheter
- Datablad for EPCQ-L seriell konfigurasjonsenheter
- Datablad for EPCQ-A seriell konfigurasjonsenhet
- AN 720: Simulering av ASMI-blokken i ditt design
Registrer kart
Tabell 4. Registerkart
- Hver adresseforskyvning i følgende tabell representerer 1 ord med minneadresseplass.
- Alle registre har en standardverdi på 0x0.
| Offset | Registrer Navn | R/W | Feltnavn | Bit | Bredde | Beskrivelse |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Skriv 1 for å utføre skriveaktivering. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Skriv 1 for å utføre skrivedeaktivering. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Inneholder informasjonen for å skrive til statusregisteret. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Inneholder informasjonen fra lesestatusregisteroperasjonen. |
| 4 | SECTOR_ERASE | W | Sektorverdi | 23:0
eller 31:0 |
24 eller
32 |
Inneholder sektoradressen som skal slettes avhengig av enhetens tetthet.(5) |
| 5 | SUBSECTOR_ERASE | W | Undersektorverdi | 23:0
eller 31:0 |
24 eller
32 |
Inneholder undersektoradressen som skal slettes avhengig av enhetens tetthet.(6) |
| 6 – 7 | Reservert | |||||
| 8 | KONTROLL | W/R | VELG BRUK | 7:4 | 4 | Velger blitsenhet. Standardverdien er 0, som retter seg mot første blitsenhet. For å velge andre enhet, sett verdien til 1, for å velge den tredje enheten, sett verdien til 2. |
| Reservert | ||||||
| W/R | DEAKTIVER | 0 | 1 | Sett dette til 1 for å deaktivere SPI-signalene til IP ved å sette alle utgangssignaler til høy-Z-tilstand. | ||
| fortsatte... | ||||||
| Offset | Registrer Navn | R/W | Feltnavn | Bit | Bredde | Beskrivelse |
| Dette kan brukes til å dele buss med andre enheter. | ||||||
| 9 – 12 | Reservert | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | NVCR-verdi | 15:0 | 16 | Skriver verdi til ikke-flyktig konfigurasjonsregister. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | NVCR-verdi | 15:0 | 16 | Leser verdi fra ikke-flyktig konfigurasjonsregister |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Leser flaggstatusregister |
| 16 | CLR_FLAG_ STATUS REG | W | CLR_FLAG_ STATUS REG | 8 | 8 | Tømmer flaggstatusregisteret |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Skriv 1 for å slette hele brikken (for enhet med én stans).(7) |
| 18 | DIE_ERASE | W | DIE_ERASE | 0 | 1 | Skriv 1 for å slette hele terningen (for stable-die-enhet).(7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | Skriv 1 for å gå inn i 4 bytes adressemodus |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Skriv 1 for å avslutte 4 bytes adressemodus |
| 21 | SECTOR_PROTECT | W | Sektor beskytte verdi | 7:0 | 8 | Verdi å skrive til statusregister for å beskytte en sektor. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Minnekapasitetsverdi | 7:0 | 8 | Inneholder informasjon om minnekapasitets-ID. |
| 23 –
32 |
Reservert | |||||
Du trenger bare å spesifisere en hvilken som helst adresse innenfor sektoren, og IP-en vil slette den aktuelle sektoren.
Du trenger bare å spesifisere en hvilken som helst adresse innenfor undersektoren, og IP-en vil slette den aktuelle undersektoren.
Relatert informasjon
- Datablad for Quad-Serial Configuration (EPCQ) enheter
- Datablad for EPCQ-L seriell konfigurasjonsenheter
- Datablad for EPCQ-A seriell konfigurasjonsenhet
- Avalon grensesnittspesifikasjoner
Drift
ASMI Parallel II Intel FPGA IP-grensesnittene er Avalon minnetilordnede grensesnitt-kompatible. For flere detaljer, se Avalon-spesifikasjonene.
- Du trenger bare å spesifisere hvilken som helst adresse i terningen, og IP-en vil slette den aktuelle terningen.
- For EPCQ- og EPCQ-L-enheter er blokkbeskyttelsesbiten bit [2:4] og [6] og topp/bunn-biten (TB) er bit 5 i statusregisteret. For EPCQ-A-enheter. blokkbeskyttelsesbiten er bit [2:4] og TB-biten er bit 5 i statusregisteret.
Relatert informasjon
- Avalon grensesnittspesifikasjoner
Kontrollstatus Registrer operasjoner
Du kan utføre en lesing eller skriving til en spesifikk adresseforskyvning ved å bruke kontrollstatusregisteret (CSR).
Følg disse trinnene for å utføre lese- eller skriveoperasjonen for kontrollstatusregisteret:
- Bekreft avl_csr_write- eller avl_csr_read-signalet mens
avl_csr_waitrequest-signalet er lavt (hvis waitrequest-signalet er høyt, må avl_csr_write eller avl_csr_read-signalet holdes høyt til waitrequest-signalet blir lavt). - Still inn adresseverdien på avl_csr_address-bussen samtidig. Hvis det er en skriveoperasjon, sett verdidataene på bussen avl_csr_writedata sammen med adressen.
- Hvis det er en lest transaksjon, vent til signalet avl_csr_readdatavalid er hevdet høyt for å hente de leste dataene.
- For operasjoner som krever at skriveverdien blinker, må du utføre skriveaktiveringsoperasjonen først.
- Du må lese flaggstatusregisteret hver gang du gir en skrive- eller slettekommando.
- Hvis flere flash-enheter brukes, må du skrive til brikkevalgregisteret for å velge riktig brikkevalg før du utfører noen operasjon på den spesifikke flashenheten.
Figur 2. Les minnekapasitetsregisterbølgeform Eksample
Figur 3. Write Enable Register Waveform Example
Minneoperasjoner
ASMI Parallel II Intel FPGA IP-minnegrensesnittet støtter bursting og direkte flashminnetilgang. Under direkte tilgang til flashminne, utfører IP-en følgende trinn for å la deg utføre en hvilken som helst direkte lese- eller skriveoperasjon:
- Skriveaktivert for skriveoperasjonen
- Sjekk flaggstatusregisteret for å forsikre deg om at operasjonen er fullført ved blinkingen
- Slipp servitørforespørselssignalet når operasjonen er fullført
Minneoperasjoner ligner på Avalons minnetilordnede grensesnittoperasjoner. Du må sette riktig verdi på adressebussen, skrive data hvis det er en skrivetransaksjon, kjøre burst count-verdien til 1 for enkelt transaksjon eller ønsket burst count verdi, og utløse skrive- eller lesesignalet.
Figur 4. 8-Word Write Burst Waveform Eksample
Figur 5. Burst-bølgeform for 8-ordlesing Eksample
Figur 6. 1-Byte skrivebyteenable = 4'b0001 Waveform Example
ASMI Parallel II Intel FPGA IP Bruksområde Eksamples
Brukssaken eksamples bruker ASMI Parallel II IP og JTAG-til-Avalon Master for å utføre flash-tilgangsoperasjoner, for eksempel lese silisium-ID, leseminne, skriveminne, sektorsletting, sektorbeskyttelse, slette flaggstatusregister og skrive nvcr.
For å drive eksenamples, må du konfigurere FPGA. Følg disse instruksjonene:
- Konfigurer FPGA basert på Platform Designer-systemet som vist i følgende figur.
Figur 7. Plattformdesignersystem som viser ASMI Parallel II IP og JTAG-til-Avalon Master
- Lagre følgende TCL-skript i samme katalog som prosjektet ditt. Navngi skriptet som epcq128_access.tcl, for eksempelample.
- Start systemkonsollen. I konsollen, kilde skriptet ved å bruke "source epcq128_access.tcl".
Exampdel 1: Les silisium-ID-en til konfigurasjonsenhetene
Exampdel 2: Les og skriv ett ord med data på adresse H'40000000
Exampdel 3: Slett sektor 64
Exampdel 4: Utfør Sector Protect ved Sectors (0 til 127)
Exampdel 5: Les og slett flaggstatusregister
Example 6: Les og skriv nvcr
ASMI Parallel II Intel FPGA IP brukerveiledning Arkiver
IP-versjoner er de samme som Intel Quartus Prime Design Suite-programvareversjoner opp til v19.1. Fra Intel Quartus Prime Design Suite-programvareversjon 19.2 eller nyere har IP-kjerner et nytt IP-versjonssystem.
Hvis en IP-kjerneversjon ikke er oppført, gjelder brukerveiledningen for den forrige IP-kjerneversjonen.
| Intel Quartus Prime-versjon | IP kjerneversjon | Brukerveiledning |
| 17.0 | 17.0 | Altera ASMI Parallel II IP Core brukerveiledning |
Dokumentrevisjonshistorikk for ASMI Parallel II Intel FPGA IP brukerveiledning
| Dokumentversjon | Intel Quartus Prime-versjon | IP-versjon | Endringer |
| 2020.07.29 | 18.0 | 18.0 | • Oppdaterte dokumenttittelen til ASMI Parallel II Intel FPGA IP brukerveiledning.
• Oppdatert Tabell 2: Parameterinnstillinger i seksjon Parametere. |
| 2018.09.24 | 18.0 | 18.0 | • Lagt til informasjon om applikasjoner og støtte for ASMI Parallel II Intel FPGA IP-kjernen.
• Lagt til et notat for å referere til Generisk seriell flash-grensesnitt Intel FPGA IP Core brukerveiledning. • Lagt til ASMI Parallel II Intel FPGA IP Core Use Case Eksamples del. |
| 2018.05.07 | 18.0 | 18.0 | • Omdøpt Altera ASMI Parallel II IP-kjerne til ASMI Parallel II Intel FPGA IP-kjerne per Intel-rebranding.
• Lagt til støtte for EPCQ-A-enheter. • Lagt til en merknad til clk-signalet i Porter Beskrivelse bord. • Oppdaterte beskrivelsen for qspi_scein-signalet i Porter Beskrivelse bord. • Lagt til en merknad til SECTOR_PROTECT-registeret i Registrer kart bord. • Oppdaterte biten og bredden for SECTOR_ERASE- og SUBSECTOR_ERASE-registrene i Registrer kart bord. • Oppdaterte biten og bredden for SECTOR_PROTECT registrere deg i Registrer kart bord. |
| fortsatte... | |||
| Dokumentversjon | Intel Quartus Prime-versjon | IP-versjon | Endringer |
| • Oppdaterte beskrivelsen for CHIP SELECT-alternativet til CONTROL-registeret i Registrer kart bord.
• Oppdaterte fotnotene for SECTOR_ERASE-, SUBSECTOR_ERASE-, BULK_ERASE- og DIE_ERASE-registrene i Registrer kart bord. • Oppdaterte beskrivelsen for vl_mem_addr signal i Porter Beskrivelse bord. • Mindre redaksjonelle endringer. |
| Dato | Versjon | Endringer |
| mai 2017 | 2017.05.08 | Første utgivelse. |
Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester.
*Andre navn og merker kan gjøres krav på som andres eiendom.
Dokumenter / Ressurser
 |
intel ASMI Parallel II Intel FPGA IP [pdfBrukerhåndbok ASMI Parallel II Intel FPGA IP, ASMI, Parallel II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
