ASMI Parallel II Intel FPGA IP
Das ASMI Parallel II Intel® FPGA IP bietet Zugriff auf die Intel FPGA-Konfigurationsgeräte, bei denen es sich um die Quad-Serial-Konfiguration (EPCQ), Low-Voltage Quad-Serienkonfiguration (EPCQ-L) und EPCQ-A Serienkonfiguration. Sie können diese IP zum Lesen und Schreiben von Daten auf die externen Flash-Geräte für Anwendungen wie Remote-Systemaktualisierung und SEU Sensitivity Map Header verwenden File (.smh) Speicher.
Neben den vom ASMI Parallel Intel FPGA IP unterstützten Funktionen unterstützt das ASMI Parallel II Intel FPGA IP zusätzlich:
- Direkter Flash-Zugriff (Schreiben/Lesen) über die speicherabgebildete Avalon®-Schnittstelle.
- Steuerregister für andere Operationen über die Schnittstelle des Steuerstatusregisters (CSR) in der speicherabgebildeten Schnittstelle von Avalon.
- Übersetzen Sie die generischen Befehle von der speicherabgebildeten Avalon-Schnittstelle in Gerätebefehlscodes.
Das ASMI Parallel II Intel FPGA IP ist für alle Intel FPGA-Gerätefamilien verfügbar, einschließlich der Intel MAX® 10-Geräte, die den GPIO-Modus verwenden.
Das ASMI Parallel II Intel FPGA IP unterstützt nur die Geräte EPCQ, EPCQ-L und EPCQ-A. Wenn Sie Flash-Geräte von Drittanbietern verwenden, müssen Sie die Generic Serial Flash Interface Intel FPGA IP verwenden.
Das ASMI Parallel II Intel FPGA IP wird in der Intel Quartus® Prime-Softwareversion 17.0 und höher unterstützt.
Zugehörige Informationen
- Einführung in Intel FPGA IP-Cores
- Bietet allgemeine Informationen zu allen Intel FPGA IP-Cores, einschließlich Parametrierung, Generierung, Upgrade und Simulation von IP-Cores.
- Erstellen von versionsunabhängigen IP- und Qsys-Simulationsskripten
- Erstellen Sie Simulationsskripte, die keine manuellen Updates für Software- oder IP-Versions-Upgrades erfordern.
- Best Practices für das Projektmanagement
- Richtlinien für effizientes Management und Übertragbarkeit Ihres Projekts und IP files.
- ASMI Parallel Intel FPGA IP Core-Benutzerhandbuch
- Generisches serielles Flash-Interface Intel FPGA IP-Benutzerhandbuch
- Bietet Unterstützung für Flash-Geräte von Drittanbietern.
- AN 720: Simulation des ASMI-Blocks in Ihrem Design
Release-Informationen
Die IP-Versionen sind die gleichen wie die Softwareversionen der Intel Quartus Prime Design Suite bis v19.1. Ab Intel Quartus Prime Design Suite-Softwareversion 19.2 oder höher haben IP-Kerne ein neues IP-Versionierungsschema.
Die Nummer der IP-Version (XYZ) kann sich von einer Intel Quartus Prime-Softwareversion zur anderen ändern. Eine Änderung in:
- X zeigt eine größere Überarbeitung des IP an. Wenn Sie Ihre Intel Quartus Prime-Software aktualisieren, müssen Sie die IP neu generieren.
- Y gibt an, dass die IP neue Funktionen enthält. Regenerieren Sie Ihre IP, um diese neuen Funktionen einzubeziehen.
- Z gibt an, dass die IP geringfügige Änderungen enthält. Generieren Sie Ihre IP-Adresse neu, um diese Änderungen einzubeziehen.
Tabelle 1. ASMI Parallel II Intel FPGA IP-Versionsinformationen
| Artikel | Beschreibung |
| IP-Version | 18.0 |
| Intel Quartus Prime Pro Edition-Version | 18.0 |
| Veröffentlichungsdatum | 2018.05.07 |
Häfen
Abbildung 1. Blockdiagramm der Ports
Tabelle 2. Beschreibung der Ports
| Signal | Breite | Richtung | Beschreibung |
| Avalon Memory-Mapped Slave Interface für CSR (avl_csr) | |||
| avl_csr_addr | 6 | Eingang | Avalon Memory-Mapped-Interface-Adressbus. Der Adressbus ist in Wortadressierung. |
| avl_csr_read | 1 | Eingang | Avalon-Memory-Mapped-Interface-Lesesteuerung zum CSR. |
| avl_csr_rddata | 32 | Ausgabe | Die speicherabgebildete Avalon-Schnittstelle liest den Datenbus vom CSR. |
| avl_csr_write | 1 | Eingang | Avalon Memory-Mapped Interface Schreibsteuerung zum CSR. |
| avl_csr_writedata | 32 | Eingang | Speicherabgebildeter Avalon-Schnittstellenschreibdatenbus zu CSR. |
| avl_csr_waitrequest | 1 | Ausgabe | Avalon-Memory-Mapped-Interface-Waitrequest-Steuerung von der CSR. |
| avl_csr_rddata_valid | 1 | Ausgabe | Avalon Memory-Mapped Interface Read Data Valid, das anzeigt, dass die CSR-Lesedaten verfügbar sind. |
| Avalon Memory-Mapped Slave Interface für Speicherzugriff (avl_mem) | |||
| avl_mem_write | 1 | Eingang | Avalon Memory-Mapped Interface Schreibsteuerung in den Speicher |
| avl_mem_burstcount | 7 | Eingang | Avalon Memory-Mapped Interface Burst Count für den Speicher. Der Wertebereich liegt zwischen 1 und 64 (maximale Seitengröße). |
| avl_mem_waitrequest | 1 | Ausgabe | Avalon-Memory-Mapped-Interface-Waitrequest-Steuerung aus dem Speicher. |
| avl_mem_read | 1 | Eingang | Avalon-Memory-Mapped-Interface-Lesesteuerung für den Speicher |
| avl_mem_addr | N | Eingang | Avalon Memory-Mapped-Interface-Adressbus. Der Adressbus ist in Wortadressierung.
Die Breite der Adresse hängt von der verwendeten Flash-Speicherdichte ab. |
| avl_mem_writedata | 32 | Eingang | Avalon speicherabgebildete Schnittstelle schreibt Datenbus zum Speicher |
| avl_mem_readddata | 32 | Ausgabe | Die speicherabgebildete Avalon-Schnittstelle liest den Datenbus aus dem Speicher. |
| avl_mem_rddata_valid | 1 | Ausgabe | Avalon Memory-Mapped Interface Read Data Valid, das anzeigt, dass die Speicher-Lesedaten verfügbar sind. |
| avl_mem_byteenble | 4 | Eingang | Die speicherabgebildete Avalon-Schnittstelle ermöglicht das Schreiben von Daten über den Bus zum Speicher. Während des Bursting-Modus ist der byteenable-Bus logisch hoch, 4'b1111. |
| Uhr und Zurücksetzen | |||
| klick | 1 | Eingang | Eingangstakt zum Takten der IP. (1) |
| reset_n | 1 | Eingang | Asynchrones Zurücksetzen zum Zurücksetzen der IP.(2) |
| Conduit-Schnittstelle(3) | |||
| fqspi_dataout | 4 | bidirektionale | Eingangs- oder Ausgangsport zum Einspeisen von Daten aus dem Flash-Gerät. |
| Fortsetzung… | |||
| Signal | Breite | Richtung | Beschreibung |
| qspi_dclk | 1 | Ausgabe | Stellt dem Flash-Gerät ein Taktsignal zur Verfügung. |
| qspi_scein | 1 | Ausgabe | Liefert das NCS-Signal an das Flash-Gerät.
Unterstützt Stratix® V, Arria® V, Cyclone® V und ältere Geräte. |
| 3 | Ausgabe | Liefert das NCS-Signal an das Flash-Gerät.
Unterstützt Intel Arria 10- und Intel Cyclone 10 GX-Geräte. |
- Sie können die Taktfrequenz auf kleiner oder gleich 50 MHz einstellen.
- Halten Sie das Signal für mindestens einen Taktzyklus, um die IP zurückzusetzen.
- Verfügbar, wenn Sie den Parameter Dedizierte aktive serielle Schnittstelle deaktivieren aktivieren.
Zugehörige Informationen
- Datenblatt für Geräte mit vierfacher serieller Konfiguration (EPCQ).
- Datenblatt für serielle EPCQ-L-Konfigurationsgeräte
- EPCQ-A Serial Configuration Device Datenblatt
Parameter
Tabelle 3. Parametereinstellungen
| Parameter | Gesetzliche Werte | Beschreibungen |
| Konfigurationsgerätetyp | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128A | Gibt den Gerätetyp EPCQ, EPCQ-L oder EPCQ-A an, den Sie verwenden möchten. |
| Wählen Sie den I/O-Modus | NORMALER STANDARD DUAL QUAD | Wählt eine erweiterte Datenbreite aus, wenn Sie den Schnelllesevorgang aktivieren. |
| Deaktivieren Sie die dedizierte aktive serielle Schnittstelle | — | Leitet die ASMIBLOCK-Signale zur obersten Ebene Ihres Designs. |
| SPI-Pins-Schnittstelle aktivieren | — | Übersetzt die ASMIBLOCK-Signale an die SPI-Pin-Schnittstelle. |
| Flash-Simulationsmodell aktivieren | — | Verwendet das Standard-EPCQ 1024-Simulationsmodell für die Simulation. Wenn Sie ein Flash-Gerät eines Drittanbieters verwenden, lesen Sie unter AN 720: Simulation des ASMI-Blocks in Ihrem Design um einen Wrapper zu erstellen, um das Flash-Modell mit dem ASMI-Block zu verbinden. |
| Anzahl der verwendeten Chip Select | 1
2(4) 3(4) |
Wählt die Anzahl der mit dem Flash verbundenen Chips aus. |
- Wird nur von Intel Arria 10-Geräten, Intel Cyclone 10 GX-Geräten und anderen Geräten mit aktivierter SPI-Pin-Schnittstelle aktivieren unterstützt.
Zugehörige Informationen
- Datenblatt für Geräte mit vierfacher serieller Konfiguration (EPCQ).
- Datenblatt für serielle EPCQ-L-Konfigurationsgeräte
- EPCQ-A Serial Configuration Device Datenblatt
- AN 720: Simulation des ASMI-Blocks in Ihrem Design
Karte registrieren
Tabelle 4. Karte registrieren
- Jeder Adressoffset in der folgenden Tabelle repräsentiert 1 Wort des Speicheradressraums.
- Alle Register haben einen Standardwert von 0x0.
| Versatz | Registername | R/W | Feldname | Bisschen | Breite | Beschreibung |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Schreiben Sie 1, um die Schreibaktivierung durchzuführen. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Schreiben Sie 1, um die Schreibsperre auszuführen. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Enthält die Informationen zum Schreiben in das Statusregister. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Enthält die Informationen aus dem Lesevorgang des Statusregisters. |
| 4 | SEKTOR_ERASE | W | Sektorwert | 23:0
oder 31: 0 |
24 oder
32 |
Enthält die zu löschende Sektoradresse je nach Gerätedichte.(5) |
| 5 | SUBSECTOR_ERASE | W | Teilsektorwert | 23:0
oder 31: 0 |
24 oder
32 |
Enthält die zu löschende Subsektoradresse je nach Gerätedichte.(6) |
| 6 – 7 | Reserviert | |||||
| 8 | KONTROLLE | W/R | CHIP-AUSWAHL | 7:4 | 4 | Wählt das Flash-Gerät aus. Der Standardwert ist 0, was auf das erste Flash-Gerät abzielt. Um das zweite Gerät auszuwählen, setzen Sie den Wert auf 1, um das dritte Gerät auszuwählen, setzen Sie den Wert auf 2. |
| Reserviert | ||||||
| W/R | DEAKTIVIEREN | 0 | 1 | Setzen Sie dies auf 1, um die SPI-Signale des IP zu deaktivieren, indem Sie alle Ausgangssignale in den High-Z-Zustand versetzen. | ||
| Fortsetzung… | ||||||
| Versatz | Registername | R/W | Feldname | Bisschen | Breite | Beschreibung |
| Dies kann verwendet werden, um den Bus mit anderen Geräten zu teilen. | ||||||
| 9 – 12 | Reserviert | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | NVCR-Wert | 15:0 | 16 | Schreibt den Wert in das nichtflüchtige Konfigurationsregister. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | NVCR-Wert | 15:0 | 16 | Liest den Wert aus dem nicht flüchtigen Konfigurationsregister |
| 15 | RD_FLAG_STATUS_REG | R | RD_FLAG_STATUS_REG | 8 | 8 | Liest Flagstatusregister |
| 16 | CLR_FLAG_STATUSREG | W | CLR_FLAG_STATUSREG | 8 | 8 | Löscht das Flag-Statusregister |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Schreiben Sie 1, um den gesamten Chip zu löschen (für Single-Die-Geräte).(7) |
| 18 | STERBEN_LÖSCHEN | W | STERBEN_LÖSCHEN | 0 | 1 | Schreiben Sie 1, um den gesamten Chip zu löschen (für Stack-Die-Geräte).(7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | Schreiben Sie 1, um in den 4-Byte-Adressmodus zu wechseln |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Schreiben Sie 1, um den 4-Byte-Adressmodus zu verlassen |
| 21 | SEKTOR_SCHUTZ | W | Schutzwert des Sektors | 7:0 | 8 | In das Statusregister zu schreibender Wert, um einen Sektor zu schützen. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Wert der Speicherkapazität | 7:0 | 8 | Enthält Informationen zur Speicherkapazitäts-ID. |
| 23 –
32 |
Reserviert | |||||
Sie müssen nur eine beliebige Adresse innerhalb des Sektors angeben und die IP löscht diesen bestimmten Sektor.
Sie müssen nur eine beliebige Adresse innerhalb des Teilsektors angeben, und die IP löscht diesen bestimmten Teilsektor.
Zugehörige Informationen
- Datenblatt für Geräte mit vierfacher serieller Konfiguration (EPCQ).
- Datenblatt für serielle EPCQ-L-Konfigurationsgeräte
- EPCQ-A Serial Configuration Device Datenblatt
- Spezifikationen der Avalon-Schnittstelle
Operationen
Die ASMI Parallel II Intel FPGA IP-Schnittstellen sind Avalon Memory-Mapped Interface-kompatibel. Weitere Einzelheiten finden Sie in den Avalon-Spezifikationen.
- Sie müssen nur eine beliebige Adresse innerhalb des Würfels angeben und die IP löscht diesen bestimmten Würfel.
- Bei EPCQ- und EPCQ-L-Geräten sind die Blockschutzbits die Bits [2:4] und [6], und das oberste/unterste (TB) Bit ist Bit 5 des Statusregisters. Für EPCQ-A-Geräte. das Blockschutzbit ist Bit [2:4] und das TB-Bit ist Bit 5 des Statusregisters.
Zugehörige Informationen
- Spezifikationen der Avalon-Schnittstelle
Steuerstatusregisteroperationen
Mit dem Control Status Register (CSR) können Sie einen Lese- oder Schreibvorgang an einem bestimmten Adress-Offset durchführen.
Um den Lese- oder Schreibvorgang für das Steuerstatusregister auszuführen, gehen Sie folgendermaßen vor:
- Setzen Sie das Signal avl_csr_write oder avl_csr_read ein, während die
Das Signal avl_csr_waitrequest ist niedrig (wenn das Signal waitrequest hoch ist, muss das Signal avl_csr_write oder avl_csr_read hoch gehalten werden, bis das Signal waitrequest niedrig wird). - Setzen Sie gleichzeitig den Adresswert auf dem avl_csr_address-Bus. Wenn es sich um eine Schreiboperation handelt, setze die Wertdaten auf dem avl_csr_writedata-Bus zusammen mit der Adresse.
- Wenn es sich um eine Lesetransaktion handelt, warten Sie, bis das avl_csr_readdatavalid-Signal hoch geltend gemacht wird, um die Lesedaten abzurufen.
- Für Vorgänge, die das Schreiben von Werten in den Flash erfordern, müssen Sie zuerst den Vorgang zum Aktivieren des Schreibens ausführen.
- Sie müssen das Flag-Statusregister jedes Mal lesen, wenn Sie einen Schreib- oder Löschbefehl erteilen.
- Wenn mehrere Flash-Geräte verwendet werden, müssen Sie in das Chip-Select-Register schreiben, um das richtige Chip-Select auszuwählen, bevor Sie eine Operation mit dem spezifischen Flash-Gerät ausführen.
Abbildung 2. Wellenform des Lesespeicherkapazitätsregisters Bspample
Abbildung 3. Wellenform des Write-Enable-Registers Bspample
Speicheroperationen
Die ASMI Parallel II Intel FPGA IP-Speicherschnittstelle unterstützt Bursting und direkten Flash-Speicherzugriff. Während des direkten Zugriffs auf den Flash-Speicher führt das IP die folgenden Schritte aus, damit Sie alle direkten Lese- oder Schreibvorgänge ausführen können:
- Schreibfreigabe für den Schreibvorgang
- Überprüfen Sie das Flag-Statusregister, um sicherzustellen, dass die Operation beim Flash abgeschlossen wurde
- Geben Sie das Waitrequest-Signal frei, wenn die Operation abgeschlossen ist
Speicheroperationen ähneln den speicherabgebildeten Schnittstellenoperationen von Avalon. Sie müssen den richtigen Wert am Adressbus einstellen, Daten schreiben, wenn es sich um eine Schreibtransaktion handelt, den Burst-Zählwert für eine Einzeltransaktion auf 1 oder Ihren gewünschten Burst-Zählwert setzen und das Schreib- oder Lesesignal auslösen.
Abbildung 4. 8-Wort-Write-Burst-Wellenform Bspample
Abbildung 5. 8-Wörter-Lese-Burst-Wellenform Bspample
Abbildung 6. 1-Byte Write byteenable = 4'b0001 Wellenform Bspample
ASMI Parallel II Intel FPGA IP Anwendungsfall Bspamples
Der Anwendungsfall BspampDateien verwenden ASMI Parallel II IP und JTAG-to-Avalon-Master, um Flash-Zugriffsoperationen durchzuführen, wie z. B. Silizium-ID lesen, Speicher lesen, Speicher schreiben, Sektor löschen, Sektor schützen, Flag-Statusregister löschen und nvcr schreiben.
Den Ex laufen lassenampDateien müssen Sie das FPGA konfigurieren. Folge diesen Schritten:
- Konfigurieren Sie das FPGA basierend auf dem Platform Designer-System wie in der folgenden Abbildung gezeigt.
Abbildung 7. Platform Designer System mit ASMI Parallel II IP und JTAG-zu-Avalon-Meister
- Speichern Sie das folgende TCL-Skript im selben Verzeichnis wie Ihr Projekt. Benennen Sie das Skript zum Beispiel als epcq128_access.tclample.
- Starten Sie die Systemkonsole. Sourcen Sie das Skript in der Konsole mit „source epcq128_access.tcl“.
Example 1: Lesen Sie die Silicon ID der Configuration Devices
Example 2: Lesen und Schreiben eines Datenwortes bei Adresse H'40000000
Example 3: Sektor 64 löschen
Example 4: Sektorschutz bei Sektoren durchführen (0 bis 127)
Example 5: Flag-Statusregister lesen und löschen
Example 6: Nvcr lesen und schreiben
Archiv des ASMI Parallel II Intel FPGA IP-Benutzerhandbuchs
Die IP-Versionen sind die gleichen wie die Softwareversionen der Intel Quartus Prime Design Suite bis v19.1. Ab Intel Quartus Prime Design Suite-Softwareversion 19.2 oder höher haben IP-Kerne ein neues IP-Versionierungsschema.
Wenn eine IP-Core-Version nicht aufgeführt ist, gilt das Benutzerhandbuch für die vorherige IP-Core-Version.
| Intel Quartus Prime-Version | IP-Core-Version | Benutzerhandbuch |
| 17.0 | 17.0 | Altera ASMI Parallel II IP Core-Benutzerhandbuch |
Dokumentüberarbeitungsverlauf für das ASMI Parallel II Intel FPGA IP-Benutzerhandbuch
| Dokumentversion | Intel Quartus Prime-Version | IP-Version | Änderungen |
| 2020.07.29 | 18.0 | 18.0 | • Der Dokumenttitel wurde auf aktualisiert ASMI Parallel II Intel FPGA IP-Benutzerhandbuch.
• Aktualisiert Tabelle 2: Parametereinstellungen im Abschnitt Parameter. |
| 2018.09.24 | 18.0 | 18.0 | • Informationen zu Anwendungen und Unterstützung für den ASMI Parallel II Intel FPGA IP-Kern hinzugefügt.
• Eine Notiz hinzugefügt, um auf die zu verweisen Generisches serielles Flash-Interface Intel FPGA IP Core-Benutzerhandbuch. • Hinzugefügt ASMI Parallel II Intel FPGA IP Core Anwendungsfall Bspamples Abschnitt. |
| 2018.05.07 | 18.0 | 18.0 | • Umbenennung des Altera ASMI Parallel II IP Core in ASMI Parallel II Intel FPGA IP Core gemäß Intel Rebranding.
• Unterstützung für EPCQ-A-Geräte hinzugefügt. • Eine Anmerkung zum clk-Signal in hinzugefügt Beschreibung der Ports Tisch. • Aktualisierte Beschreibung für das qspi_scein-Signal in der Beschreibung der Ports Tisch. • Eine Anmerkung zum SECTOR_PROTECT-Register in der hinzugefügt Karte registrieren Tisch. • Bit und Breite für die Register SECTOR_ERASE und SUBSECTOR_ERASE in aktualisiert Karte registrieren Tisch. • Bit und Breite für SECTOR_PROTECT aktualisiert anmelden im Karte registrieren Tisch. |
| Fortsetzung… | |||
| Dokumentversion | Intel Quartus Prime-Version | IP-Version | Änderungen |
| • Aktualisierte Beschreibung für die CHIP SELECT-Option des CONTROL-Registers im Karte registrieren Tisch.
• Die Fußnoten für die Register SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE und DIE_ERASE in aktualisiert Karte registrieren Tisch. • Die Beschreibung für vl_mem_addr wurde aktualisiert Signal in der Beschreibung der Ports Tisch. • Kleinere redaktionelle Änderungen. |
| Datum | Version | Änderungen |
| Juni 2017 | 2017.05.08 | Erstveröffentlichung. |
Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß Intels Standardgewährleistung, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen.
*Andere Namen und Marken können Eigentum Dritter sein.
Dokumente / Ressourcen
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Intel ASMI Parallel II Intel FPGA IP [pdf] Benutzerhandbuch ASMI Parallel II Intel FPGA IP, ASMI, Parallel II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
