ASMI Paralela II Intel FPGA IP
La ASMI Parallel II Intel® FPGA IP disponigas aliron al la Intel FPGA-agordaj aparatoj, kiuj estas la kvar-seria agordo (EPCQ), malalt-vol.tage kvar-seria agordo (EPCQ-L), kaj EPCQ-A seria agordo. Vi povas uzi ĉi tiun IP por legi kaj skribi datumojn al la eksteraj fulmaj aparatoj por aplikoj, kiel ekzemple fora sistema ĝisdatigo kaj SEU-Sentema Map Header File (.smh) stokado.
Krom la funkcioj subtenataj de la ASMI Parallel Intel FPGA IP, la ASMI Parallel II Intel FPGA IP aldone subtenas:
- Rekta fulma aliro (skribi/legado) per la memor-mapita interfaco de Avalon®.
- Kontrolregistro por aliaj operacioj tra la kontrolstatusa registro (CSR) interfaco en la Avalon memor-mapita interfaco.
- Traduku la ĝeneralajn komandojn de la memor-mapita interfaco de Avalon en aparatajn komandkodojn.
La ASMI Parallel II Intel FPGA IP disponeblas por ĉiuj Intel FPGA-aparataj familioj inkluzive de la Intel MAX® 10-aparatoj, kiuj uzas la GPIO-reĝimon.
La ASMI Parallel II Intel FPGA IP nur subtenas la EPCQ, EPCQ-L, kaj EPCQ-A-aparatojn. Se vi uzas triajn fulmajn aparatojn, vi devas uzi la Generic Serial Flash Interface Intel FPGA IP.
La ASMI Parallel II Intel FPGA IP estas subtenata en la programaro Intel Quartus® Prime versio 17.0 kaj plu.
Rilataj Informoj
- Enkonduko al Intel FPGA IP Cores
- Provizas ĝeneralajn informojn pri ĉiuj IP-kernoj de Intel FPGA, inkluzive de parametrigado, generado, ĝisdatigo kaj simulado de IP-kernoj.
- Kreante Versi-sendependan IP kaj Qsys Simuladajn Skriptojn
- Kreu simulajn skriptojn, kiuj ne postulas manajn ĝisdatigojn por programaro aŭ IP-versiaj ĝisdatigoj.
- Plej bonaj Praktikoj pri Projekt-Administrado
- Gvidlinioj por efika administrado kaj porteblo de via projekto kaj IP files.
- ASMI Paralela Intel FPGA IP Kerna Uzantgvidilo
- Generic Serial Flash Interface Intel FPGA IP User Guide
- Provizas subtenon por triaj fulmaj aparatoj.
- AN 720: Simulante la ASMI-Blokon en Via Dezajno
Liberiga Informoj
IP-versioj estas la samaj kiel la versioj de la programaro Intel Quartus Prime Design Suite ĝis v19.1. De Intel Quartus Prime Design Suite programaro versio 19.2 aŭ pli posta, IP-kernoj havas novan IP-versiadskemon.
La IP-versio (XYZ) nombro povas ŝanĝiĝi de unu Intel Quartus Prime programara versio al alia. Ŝanĝo en:
- X indikas gravan revizion de la IP. Se vi ĝisdatigas vian Intel Quartus Prime-programaron, vi devas regeneri la IP.
- Y indikas, ke la IP inkluzivas novajn funkciojn. Regeneru vian IP por inkluzivi ĉi tiujn novajn funkciojn.
- Z indikas, ke la IP inkluzivas malgrandajn ŝanĝojn. Regeneru vian IP por inkluzivi ĉi tiujn ŝanĝojn.
Tabelo 1. ASMI Parallel II Intel FPGA IP-Eldoninformo
| Ero | Priskribo |
| IP-Versio | 18.0 |
| Versio Intel Quartus Prime Pro Edition | 18.0 |
| Eldondato | 2018.05.07 |
Havenoj
Figuro 1. Havenoj-Blokdiagramo
Tablo 2. Havenoj Priskribo
| Signalo | Larĝo | Direkto | Priskribo |
| Avalon Memor-Mapita Sklava Interfaco por CSR (avl_csr) | |||
| avl_csr_addr | 6 | Enigo | Avalon memor-mapita interfaca adresbuso. La adresbuso estas en vortadresado. |
| avl_csr_read | 1 | Enigo | Avalon memor-mapita interfaco legas kontrolon al la CSR. |
| avl_csr_rddata | 32 | Eligo | Avalon memor-mapita interfaco legis datumbuson de la CSR. |
| avl_csr_skribi | 1 | Enigo | Avalon memor-mapita interfaco skribkontrolo al la CSR. |
| avl_csr_writedata | 32 | Enigo | Avalon memor-mapita interfaco skribas datumbuson al CSR. |
| avl_csr_waitrequest | 1 | Eligo | Avalon memor-mapita interfaco atendpetkontrolo de la CSR. |
| avl_csr_rddata_valid | 1 | Eligo | Avalon-memor-mapita interfaco legis datenojn validajn kiuj indikas ke la CSR legidatenoj estas haveblaj. |
| Avalon Memor-Mapita Sklava Interfaco por MemorAliro (avl_ mem) | |||
| avl_mem_skribi | 1 | Enigo | Avalon memor-mapita interfaco skribkontrolo al la memoro |
| avl_mem_burstcount | 7 | Enigo | Avalon memor-mapita interfaco eksplodkalkulo por la memoro. La valorintervalo de 1 ĝis 64 (maksimuma paĝa grandeco). |
| avl_mem_waitrequest | 1 | Eligo | Avalon memor-mapita interfaco atendpeti kontrolon de la memoro. |
| avl_mem_read | 1 | Enigo | Avalon memor-mapita interfaco legas kontrolon al la memoro |
| avl_mem_addr | N | Enigo | Avalon memor-mapita interfaca adresbuso. La adresbuso estas en vortadresado.
La larĝo de la adreso dependas de la fulmmemordenseco uzata. |
| avl_mem_writedata | 32 | Enigo | Avalon memor-mapita interfaco skribas datumbuson al la memoro |
| avl_mem_readddata | 32 | Eligo | Avalon memor-mapita interfaco legis datumbuson de la memoro. |
| avl_mem_rddata_valid | 1 | Eligo | Avalon-memor-mapita interfaco legis datumojn validaj, kiuj indikas, ke la memoraj legitaj datumoj estas haveblaj. |
| avl_mem_byteenble | 4 | Enigo | Avalon memor-mapita interfaco skribdatenoj ebligas buson al memoro. Dum kreva reĝimo, byteenable buso estos logika alta, 4'b1111. |
| Horloĝo kaj Restarigi | |||
| clk | 1 | Enigo | Enigu horloĝon por horloĝi la IP. (1) |
| restarigi_n | 1 | Enigo | Nesinkrona restarigo por restarigi la IP.(2) |
| Kondukta Interfaco(3) | |||
| fqspi_dataout | 4 | Bidirekcia | Eniga aŭ eliga haveno por nutri datumojn de la fulma aparato. |
| daŭrigis… | |||
| Signalo | Larĝo | Direkto | Priskribo |
| qspi_dclk | 1 | Eligo | Provizas horloĝan signalon al la fulm-aparato. |
| qspi_scein | 1 | Eligo | Provizas la ncs-signalon al la fulma aparato.
Subtenas Stratix® V, Arria® V, Cyclone® V kaj pli malnovajn aparatojn. |
| 3 | Eligo | Provizas la ncs-signalon al la fulma aparato.
Subtenas Intel Arria 10 kaj Intel Cyclone 10 GX-aparatojn. |
- Vi povas agordi la horloĝfrekvencon malpliigi aŭ egale al 50 MHz.
- Tenu la signalon dum almenaŭ unu horloĝa ciklo por restarigi la IP.
- Disponebla kiam vi ebligas la parametron Malŝalti dediĉitan Aktivan Serian interfacon.
Rilataj Informoj
- Kvadra-Seria Konfiguracio (EPCQ) Aparato-Datenfolio
- EPCQ-L Serial Configuration Devices Datumfolio
- EPCQ-A Seria Agorda Aparato-Datenfolio
Parametroj
Tabelo 3. Parametraj Agordoj
| Parametro | Leĝaj Valoroj | Priskriboj |
| Tipo de aparato de agordo | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128 | Specifas la tipon de aparato EPCQ, EPCQ-L aŭ EPCQ-A, kiun vi volas uzi. |
| Elektu I/O-reĝimon | NORMAL NORMA DUOLA KVAŬLOJ | Elektas plilongigitan datumlarĝon kiam vi ebligas la operacion Rapida Legado. |
| Malebligu dediĉitan Aktivan Serian interfacon | — | Itinerigas la ASMIBLOCK-signalojn al la plej alta nivelo de via dezajno. |
| Ebligu la interfacon de SPI-pingloj | — | Tradukas la ASMIBLOCK-signalojn al la SPI-stifta interfaco. |
| Ebligu fulman simulan modelon | — | Uzas la defaŭltan simuladmodelon EPCQ 1024 por simulado. Se vi uzas triapartan fulm-aparaton, referu al AN 720: Simulante la ASMI-Blokon en Via Dezajno krei envolvaĵon por konekti la fulmmodelon kun la ASMI-Bloko. |
| Nombro de Chip Select uzata | 1
2(4) 3(4) |
Elektas la nombron da pecelektado konektita al la fulmo. |
- Nur subtenata en Intel Arria 10-aparatoj, Intel Cyclone 10 GX-aparatoj kaj aliaj aparatoj kun Ebliga SPI-pingloj-interfaco ebligita.
Rilataj Informoj
- Kvadra-Seria Konfiguracio (EPCQ) Aparato-Datenfolio
- EPCQ-L Serial Configuration Devices Datumfolio
- EPCQ-A Seria Agorda Aparato-Datenfolio
- AN 720: Simulante la ASMI-Blokon en Via Dezajno
Registri Mapon
Tabelo 4. Registru Mapo
- Ĉiu adresofseto en la sekva tabelo reprezentas 1 vorton de memora adresspaco.
- Ĉiuj registroj havas defaŭltan valoron de 0x0.
| Ofseto | Registri Nomon | R/W | Kampa Nomo | Bit | Larĝo | Priskribo |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Skribu 1 por plenumi skriban ebligon. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Skribu 1 por plenumi skribmalŝalti. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Enhavas la informojn por skribi al la statusa registro. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Enhavas la informojn de operacio de legado de registro de statuso. |
| 4 | SEKTOR_ERASE | W | Sektora Valoro | 23:0
aŭ 31:0 |
24 aŭ
32 |
Enhavu la sektoran adreson forviŝenda depende de la aparato-denseco.(5) |
| 5 | SUBSECTOR_ERASE | W | Subsektoro Valoro | 23:0
aŭ 31:0 |
24 aŭ
32 |
Enhavas la subsektoran adreson forviŝenda depende de la aparato-denseco.(6) |
| 6 – 7 | Rezervita | |||||
| 8 | KONTROLO | W/R | CHIP SELECT | 7:4 | 4 | Elektas fulm-aparaton. La defaŭlta valoro estas 0, kiu celas la unuan fulm-aparaton. Por elekti duan aparaton, agordu la valoron al 1, por elekti la trian aparaton, agordu la valoron al 2. |
| Rezervita | ||||||
| W/R | MALABLEB | 0 | 1 | Agordu ĉi tion al 1 por malŝalti la SPI-signalojn de la IP metante la tutan eligsignalon al alt-Z-ŝtato. | ||
| daŭrigis… | ||||||
| Ofseto | Registri Nomon | R/W | Kampa Nomo | Bit | Larĝo | Priskribo |
| Ĉi tio povas esti uzata por dividi buson kun aliaj aparatoj. | ||||||
| 9 – 12 | Rezervita | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | NVCR-valoro | 15:0 | 16 | Skribas valoron al nevolatileca agorda registro. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | NVCR-valoro | 15:0 | 16 | Legas valoron el ne-volatileca agorda registro |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Legas flagan statusan registron |
| 16 | CLR_FLAG_ STATUS REG | W | CLR_FLAG_ STATUS REG | 8 | 8 | Forigas flagan statusan registron |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Skribu 1 por forigi tutan blaton (por unu-ĵetkubo-aparato).(7) |
| 18 | DIE_ERASE | W | DIE_ERASE | 0 | 1 | Skribu 1 por forigi tutan ĵetkubon (por stak-ĵetkubo).(7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | Skribu 1 por enigi 4-bajtan adresreĝimon |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Skribu 1 por eliri 4-bajtan adresreĝimon |
| 21 | SEKTOR_PROTECT | W | Sektoro protektas valoron | 7:0 | 8 | Valoro por skribi al statusa registro por protekti sektoron. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Valoro de la kapacito de memoro | 7:0 | 8 | Enhavas la informojn pri memorkapacito ID. |
| 23 -
32 |
Rezervita | |||||
Vi nur bezonas specifi ajnan adreson ene de la sektoro kaj la IP forviŝos tiun apartan sektoron.
Vi nur bezonas specifi ajnan adreson ene de la subsektoro kaj la IP forviŝos tiun apartan subsektoron.
Rilataj Informoj
- Kvadra-Seria Konfiguracio (EPCQ) Aparato-Datenfolio
- EPCQ-L Serial Configuration Devices Datumfolio
- EPCQ-A Seria Agorda Aparato-Datenfolio
- Specifoj de Avalon-Interfaco
Operacioj
La ASMI Parallel II Intel FPGA IP-interfacoj estas Avalon-memor-mapita interfaco konforma. Por pliaj detaloj, raportu al la specifoj de Avalon.
- Vi nur bezonas specifi ajnan adreson ene de la ĵetkubo kaj la IP forviŝos tiun apartan ĵetkubon.
- Por EPCQ kaj EPCQ-L-aparatoj, la blokprotektbito estas bito [2:4] kaj [6] kaj la supra/malsupra (TB) bito estas bito 5 el la statusregistro. Por EPCQ-A-aparatoj. la blokprotekt-bito estas bito [2:4] kaj la TB-bito estas bito 5 de la statusregistro.
Rilataj Informoj
- Specifoj de Avalon-Interfaco
Kontrolo Statuso Registro Operacioj
Vi povas legi aŭ skribi al specifa adreskomsiĝo per la Kontrola Statusa Registro (CSR).
Por efektivigi la legadon aŭ skriban operacion por la kontrolstatusa registro, sekvu ĉi tiujn paŝojn:
- Aserti la avl_csr_write aŭ avl_csr_read signalon dum la
avl_csr_waitrequest-signalo estas malalta (se la waitrequest-signalo estas alta, la avl_csr_write aŭ avl_csr_read-signalo devas esti tenita alta ĝis la waitrequest-signalo malaltiĝos). - Samtempe, agordu la adresvaloron sur la avl_csr_address buso. Se ĝi estas skriba operacio, agordu la valorajn datumojn sur la avl_csr_writedata buso kune kun la adreso.
- Se ĝi estas legita transakcio, atendu ĝis la avl_csr_readdatavalid signalo estas asertita alta por preni la legitajn datumojn.
- Por operacioj kiuj postulas skribvaloron ekbrili, vi unue devas plenumi la skriban ebligan operacion.
- Vi devas legi la flagan statusan registron ĉiufoje kiam vi eldonas skribi aŭ forviŝi komandon.
- Se pluraj fulmaj aparatoj estas uzataj, vi devas skribi al la peceta elekta registro por elekti la ĝustan peceton antaŭ ol fari ajnan operacion al la specifa fulmaparato.
Figuro 2. Legu Memoro-Kapacito Register Ondformo Ekzample
Figuro 3. Skribu Enable Register Waveform Example
Memoraj Operacioj
La ASMI Parallel II Intel FPGA IP-memorinterfaco subtenas krevan kaj rektan fulmmemoran aliron. Dum la rekta aliro al fulmmemoro, la IP plenumas la sekvajn paŝojn por permesi al vi plenumi ajnan rektan legadon aŭ skriban operacion:
- Skriba ebligo por la skriboperacio
- Kontrolu flagan statusan registron por certigi, ke la operacio finiĝis ĉe la ekbrilo
- Liberigu la atendpetsignalon kiam la operacio finiĝos
Memoroperacioj estas similaj al la Avalon-memor-mapitaj interfacoperacioj. Vi devas agordi la ĝustan valoron ĉe la adresbuso, skribi datumojn se ĝi estas skriba transakcio, konduki la eksplodan kalkulvaloron al 1 por ununura transakcio aŭ via dezirata eksploda kalkulvaloro, kaj ekigi la skriban aŭ legan signalon.
Figuro 4. 8-Vorta Skribo Burst Ondoformo Ekzample
Figuro 5. 8-Vorta Legado Burst Waveform Ekzample
Figuro 6. 1-Byte Skriba byteenable = 4'b0001 Ondoformo Example
ASMI Paralela II Intel FPGA IP Uzkazo Ekzamples
La uzokazo ekzamples uzas la ASMI Parallel II IP kaj JTAG-to-Avalon Master por fari fulmajn aliroperaciojn, kiel legi silician ID, legi memoron, skribi memoron, sektoron forviŝi, sektoron protekti, purigi flagan statusan registron kaj skribi nvcr.
Por kuri la eksamples, vi devas agordi la FPGA. Sekvu ĉi tiujn paŝojn:
- Agordu la FPGA bazitan sur Platform Designer-sistemo kiel montrite en la sekva figuro.
Figuro 7. Platforma Dezajnista Sistemo Montrante la ASMI Paralela II IP kaj JTAG-al-Avalon Majstro
- Konservu la sekvan TCL-skripton en la sama dosierujo kiel via projekto. Nomu la skripton kiel epcq128_access.tcl ekzample.
- Lanĉu sisteman konzolon. En la konzolo, fontu la skripton per "source epcq128_access.tcl".
Example 1: Legu la Silician ID de la Agordaj Aparatoj
Example 2: Legu kaj Skribu Unu Vorton de Datumoj ĉe Adreso H'40000000
Example 3: Forigu Sektoron 64
Example 4: Faru Sektorprotekton ĉe Sektoroj (0 ĝis 127)
Example 5: Legu kaj Clear Flag Status Register
Example 6: Legu kaj Skribu nvcr
ASMI Parallel II Intel FPGA IP User Guide Archives
IP-versioj estas la samaj kiel la versioj de la programaro Intel Quartus Prime Design Suite ĝis v19.1. De Intel Quartus Prime Design Suite programaro versio 19.2 aŭ pli posta, IP-kernoj havas novan IP-versiadskemon.
Se IP-kernversio ne estas listigita, la uzantgvidilo por la antaŭa IP-kernversio validas.
| Intel Quartus Prime Version | IP Kerna Versio | Uzantgvidilo |
| 17.0 | 17.0 | Altera ASMI Parallel II IP Core User Guide |
Dokumenta Reviziohistorio por la ASMI Parallel II Intel FPGA IP User Guide
| Dokumenta Versio | Intel Quartus Prime Version | IP-Versio | Ŝanĝoj |
| 2020.07.29 | 18.0 | 18.0 | • Ĝisdatigis la titolon de la dokumento al ASMI Parallel II Intel FPGA IP User Guide.
• Ĝisdatigita Tablo 2: Parametraj Agordoj en sekcio Parametroj. |
| 2018.09.24 | 18.0 | 18.0 | • Aldonitaj informoj pri la aplikoj kaj subteno por la ASMI Parallel II Intel FPGA IP-kerno.
• Aldonis noton por rilati al la Generic Serial Flash Interface Intel FPGA IP Core User Guide. • Aldonita la ASMI Paralela II Intel FPGA IP Kerna Uzokazo Ekzamples sekcio. |
| 2018.05.07 | 18.0 | 18.0 | • Renomita Altera ASMI Parallel II IP-kerno al ASMI Parallel II Intel FPGA IP-kerno per Intel-remarkado.
• Aldonita subteno por EPCQ-A-aparatoj. • Aldonis noton al la clk signalo en la Havena Priskribo tablo. • Ĝisdatigita la priskribo por la qspi_scein signalo en la Havena Priskribo tablo. • Aldonis noton al la registro SECTOR_PROTECT en la Registri Mapon tablo. • Ĝisdatigis la biton kaj larĝon por SECTOR_ERASE kaj SUBSECTOR_ERASE registroj en la Registri Mapon tablo. • Ĝisdatigis la biton kaj larĝon por SECTOR_PROTECT registriĝu en la Registri Mapon tablo. |
| daŭrigis… | |||
| Dokumenta Versio | Intel Quartus Prime Version | IP-Versio | Ŝanĝoj |
| • Ĝisdatigis la priskribon por la opcio CHIP SELECT de la CONTROL-registro en la Registri Mapon tablo.
• Ĝisdatigis la piednotojn por la registroj SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE kaj DIE_ERASE en la Registri Mapon tablo. • Ĝisdatigis la priskribon por la vl_mem_addr signalo en la Havena Priskribo tablo. • Malgrandaj redakciaj redaktoj. |
| Dato | Versio | Ŝanĝoj |
| majo 2017 | 2017.05.08 | Komenca eldono. |
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
*Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
Dokumentoj/Rimedoj
 |
Intel ASMI Paralela II Intel FPGA IP [pdf] Uzantogvidilo ASMI Paralela II Intel FPGA IP, ASMI, Paralela II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
