ASMI Parallel II Intel FPGA IP
Interfejs ASMI Parallel II Intel® FPGA IP zapewnia dostęp do urządzeń konfiguracyjnych Intel FPGA, które są urządzeniami o konfiguracji cztero-szeregowej (EPCQ) i małej objętościtage konfiguracja szeregowa quad-serial (EPCQ-L) i konfiguracja szeregowa EPCQ-A. Możesz użyć tego IP do odczytu i zapisu danych na zewnętrznych urządzeniach flash dla aplikacji, takich jak zdalna aktualizacja systemu i nagłówek mapy czułości SEU File (.smh) przechowywanie.
Oprócz funkcji obsługiwanych przez ASMI Parallel Intel FPGA IP, ASMI Parallel II Intel FPGA IP dodatkowo obsługuje:
- Bezpośredni dostęp do pamięci flash (zapis/odczyt) poprzez interfejs mapowany w pamięci Avalon®.
- Rejestr sterujący dla innych operacji poprzez interfejs rejestru stanu sterowania (CSR) w interfejsie mapowanym w pamięci Avalon.
- Przetłumacz ogólne polecenia z interfejsu mapowanego w pamięci Avalon na kody poleceń urządzenia.
Interfejs ASMI Parallel II Intel FPGA IP jest dostępny dla wszystkich rodzin urządzeń Intel FPGA, w tym urządzeń Intel MAX® 10, które wykorzystują tryb GPIO.
ASMI Parallel II Intel FPGA IP obsługuje tylko urządzenia EPCQ, EPCQ-L i EPCQ-A. Jeśli używasz urządzeń flash innych firm, musisz użyć Generic Serial Flash Interface Intel FPGA IP.
Układ ASMI Parallel II Intel FPGA IP jest obsługiwany w oprogramowaniu Intel Quartus® Prime od wersji 17.0.
Informacje powiązane
- Wprowadzenie do rdzeni IP Intel FPGA
- Zawiera ogólne informacje o wszystkich rdzeniach Intel FPGA IP, w tym parametryzację, generowanie, aktualizowanie i symulowanie rdzeni IP.
- Tworzenie niezależnych od wersji IP i skryptów symulacji Qsys
- Twórz skrypty symulacyjne, które nie wymagają ręcznej aktualizacji oprogramowania lub aktualizacji wersji IP.
- Najlepsze praktyki zarządzania projektami
- Wytyczne dotyczące efektywnego zarządzania i przenoszenia projektu i własności intelektualnej files.
- ASMI Parallel Intel FPGA IP Core Podręcznik użytkownika
- Ogólny interfejs Flash szeregowy Intel FPGA IP Podręcznik użytkownika
- Zapewnia obsługę urządzeń flash innych firm.
- AN 720: Symulacja bloku ASMI w projekcie
Informacje o wydaniu
Wersje IP są takie same, jak wersje oprogramowania Intel Quartus Prime Design Suite do wersji 19.1. Od oprogramowania Intel Quartus Prime Design Suite w wersji 19.2 lub nowszej rdzenie IP mają nowy schemat wersjonowania IP.
Numer wersji IP (XYZ) może się zmieniać w zależności od wersji oprogramowania Intel Quartus Prime. Zmiana w:
- X wskazuje na istotną zmianę OD. Jeśli aktualizujesz oprogramowanie Intel Quartus Prime, musisz ponownie wygenerować adres IP.
- Y wskazuje, że adres IP zawiera nowe funkcje. Zregeneruj swój adres IP, aby uwzględnić te nowe funkcje.
- Z wskazuje, że IP zawiera drobne zmiany. Zregeneruj swój adres IP, aby uwzględnić te zmiany.
Tabela 1. Informacje o wydaniu ASMI Parallel II Intel FPGA IP
| Przedmiot | Opis |
| Wersja IP | 18.0 |
| Wersja Intel Quartus Prime Pro Edition | 18.0 |
| Data wydania | 2018.05.07 |
Porty
Rysunek 1. Schemat blokowy portów
Tabela 2. Opis portów
| Sygnał | Szerokość | Kierunek | Opis |
| Interfejs Avalon Memory-Mapped Slave dla CSR (avl_csr) | |||
| adres_csr_avl | 6 | Wejście | Avalon memory-mapped interface address bus. Adres magistrali odbywa się w adresowaniu słownym. |
| odczyt avl_csr | 1 | Wejście | Interfejs Avalon mapujący pamięć odczytuje kontrolę do CSR. |
| avl_csr_rddata | 32 | Wyjście | Interfejs Avalon mapujący pamięć odczytuje magistralę danych z CSR. |
| zapis csr | 1 | Wejście | Kontrola zapisu interfejsu mapowanego w pamięci Avalon do CSR. |
| avl_csr_zapisane dane | 32 | Wejście | Interfejs Avalon mapujący dane do magistrali zapisu CSR. |
| żądanie_oczekiwania_csr | 1 | Wyjście | Sterowanie waitrequestem interfejsu Avalon w pamięci mapowanej z poziomu CSR. |
| avl_csr_rddata_valid | 1 | Wyjście | Interfejs Avalon memory-mapped odczytuje prawidłowe dane, co oznacza, że dane odczytu CSR są dostępne. |
| Interfejs Avalon Memory-Mapped Slave do dostępu do pamięci (avl_ mem) | |||
| zapis pamięci | 1 | Wejście | Interfejs Avalon mapujący pamięć umożliwia kontrolę zapisu do pamięci |
| liczba_pęcherzyków_pamięci | 7 | Wejście | Avalon memory-mapped interface burst count dla pamięci. Zakres wartości od 1 do 64 (maksymalny rozmiar strony). |
| żądanie oczekiwania na pamięć | 1 | Wyjście | Interfejs Avalon mapowany w pamięci obsługuje żądanie oczekiwania na kontrolę z pamięci. |
| odczyt pamięci avl | 1 | Wejście | Interfejs Avalon mapowany w pamięci odczytuje kontrolę do pamięci |
| adres_pamięci_avl | N | Wejście | Avalon memory-mapped interface address bus. Adres magistrali odbywa się w adresowaniu słownym.
Szerokość adresu zależy od gęstości użytej pamięci flash. |
| avl_mem_zapisane dane | 32 | Wejście | Interfejs Avalon mapowany w pamięci zapisuje dane do magistrali pamięci |
| avl_mem_readddata | 32 | Wyjście | Interfejs Avalon mapujący pamięć odczytuje dane z magistrali pamięci. |
| avl_mem_rddata_valid | 1 | Wyjście | Interfejs Avalon memory-mapped odczytuje prawidłowe dane, co oznacza, że odczytane dane z pamięci są dostępne. |
| avl_mem_byteeble | 4 | Wejście | Interfejs Avalon memory-mapped umożliwia zapisywanie danych magistrali do pamięci. Podczas trybu bursting, magistrala byteenable będzie w stanie logicznym wysokim, 4'b1111. |
| Zegar i Resetuj | |||
| zegar | 1 | Wejście | Zegar wejściowy do taktowania IP. (1) |
| zresetuj_n | 1 | Wejście | Asynchroniczny reset w celu zresetowania adresu IP.(2) |
| Interfejs przewodowy(3) | |||
| Wyjście danych fqspi | 4 | dwukierunkowa | Port wejściowy lub wyjściowy służący do przesyłania danych z urządzenia flash. |
| dalszy… | |||
| Sygnał | Szerokość | Kierunek | Opis |
| qspi_dclk | 1 | Wyjście | Dostarcza sygnał zegara do urządzenia flash. |
| qspi_sceina | 1 | Wyjście | Dostarcza sygnał ncs do urządzenia flash.
Obsługuje Stratix® V, Arria® V, Cyclone® V i starsze urządzenia. |
| 3 | Wyjście | Dostarcza sygnał ncs do urządzenia flash.
Obsługuje urządzenia Intel Arria 10 i Intel Cyclone 10 GX. |
- Można ustawić częstotliwość zegara na niższą lub równą 50 MHz.
- Przytrzymaj sygnał przez co najmniej jeden cykl zegara, aby zresetować adres IP.
- Dostępne po włączeniu parametru Wyłącz dedykowany aktywny interfejs szeregowy.
Informacje powiązane
- Arkusz danych urządzeń Quad-Serial Configuration (EPCQ)
- Karta katalogowa urządzeń konfiguracji szeregowej EPCQ-L
- Karta katalogowa urządzenia do konfiguracji szeregowej EPCQ-A
Parametry
Tabela 3. Ustawienia parametrów
| Parametr | Wartości prawne | Opisy |
| Typ urządzenia konfiguracyjnego | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128A | Określa typ urządzenia EPCQ, EPCQ-L lub EPCQ-A, którego chcesz użyć. |
| Wybierz tryb wejścia/wyjścia | NORMALNY STANDARDOWY PODWÓJNY QUAD | Wybiera rozszerzoną szerokość danych po włączeniu operacji szybkiego odczytu. |
| Wyłącz dedykowany aktywny interfejs szeregowy | — | Kieruje sygnały ASMIBLOCK do najwyższego poziomu projektu. |
| Włącz interfejs pinów SPI | — | Tłumaczy sygnały ASMIBLOCK na interfejs pinów SPI. |
| Włącz model symulacji flash | — | Używa domyślnego modelu symulacji EPCQ 1024 do symulacji. Jeśli używasz urządzenia flash innej firmy, zapoznaj się z AN 720: Symulacja bloku ASMI w projekcie aby utworzyć opakowanie łączące model flash z blokiem ASMI. |
| Liczba użytych Chip Select | 1
2(4) 3(4) |
Wybiera liczbę chipów podłączonych do pamięci flash. |
- Obsługiwane tylko w urządzeniach Intel Arria 10, urządzeniach Intel Cyclone 10 GX i innych urządzeniach z włączoną opcją interfejsu Włącz piny SPI.
Informacje powiązane
- Arkusz danych urządzeń Quad-Serial Configuration (EPCQ)
- Karta katalogowa urządzeń konfiguracji szeregowej EPCQ-L
- Karta katalogowa urządzenia do konfiguracji szeregowej EPCQ-A
- AN 720: Symulacja bloku ASMI w projekcie
Zarejestruj mapę
Tabela 4. Mapa rejestrów
- Każde przesunięcie adresu w poniższej tabeli reprezentuje 1 słowo przestrzeni adresowej pamięci.
- Wszystkie rejestry mają wartość domyślną 0x0.
| Zrównoważyć | Zarejestruj nazwę | Odczyt/zapis | Nazwa pola | Fragment | Szerokość | Opis |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Wpisz 1, aby włączyć zapis. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Wpisz 1, aby wyłączyć zapis. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Zawiera informacje do zapisu w rejestrze statusu. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Zawiera informacje z operacji odczytu rejestru stanu. |
| 4 | USUŃ_SEKTOR | W | Wartość sektora | 23:0
lub 31:0 |
24 lub
32 |
Zawiera adres sektora, który ma zostać usunięty w zależności od gęstości urządzenia.(5) |
| 5 | USUŃ PODSEKTOR | W | Wartość podsektora | 23:0
lub 31:0 |
24 lub
32 |
Zawiera adres podsektora, który ma zostać usunięty w zależności od gęstości urządzenia.(6) |
| 6 – 7 | Skryty | |||||
| 8 | KONTROLA | W/R | WYBÓR CHIPÓW | 7:4 | 4 | Wybiera urządzenie flash. Wartość domyślna to 0, co oznacza pierwsze urządzenie flash. Aby wybrać drugie urządzenie, ustaw wartość na 1, aby wybrać trzecie urządzenie, ustaw wartość na 2. |
| Skryty | ||||||
| W/R | WYŁĄCZYĆ | 0 | 1 | Ustaw tę opcję na 1, aby wyłączyć sygnały SPI protokołu IP poprzez ustawienie wszystkich sygnałów wyjściowych w stanie wysokim Z. | ||
| dalszy… | ||||||
| Zrównoważyć | Zarejestruj nazwę | Odczyt/zapis | Nazwa pola | Fragment | Szerokość | Opis |
| Można go używać do współdzielenia magistrali z innymi urządzeniami. | ||||||
| 9 – 12 | Skryty | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | Wartość NVCR | 15:0 | 16 | Zapisuje wartość do nieulotnego rejestru konfiguracyjnego. |
| 14 | RD_NIEZMIENNY_REG_CONF | R | Wartość NVCR | 15:0 | 16 | Odczytuje wartość z nieulotnego rejestru konfiguracyjnego |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Odczytuje rejestr statusu flagi |
| 16 | CLR_FLAG_ STATUS REG | W | CLR_FLAG_ STATUS REG | 8 | 8 | Wyczyść rejestr statusu flagi |
| 17 | MASOWE_KASOWANIE | W | MASOWE_KASOWANIE | 0 | 1 | Wpisz 1, aby wymazać cały układ (w przypadku układu z jednym układem scalonym).7) |
| 18 | WYMAZAĆ | W | WYMAZAĆ | 0 | 1 | Wpisz 1, aby wymazać cały układ (w przypadku układu ze stosem).7) |
| 19 | 4BAJTOWY_ADRES_EN | W | 4BAJTOWY_ADRES_EN | 0 | 1 | Wpisz 1, aby przejść do trybu adresu 4-bajtowego |
| 20 | 4BAJTOWY_ADRES_EX | W | 4BAJTOWY_ADRES_EX | 0 | 1 | Wpisz 1, aby wyjść z trybu adresu 4-bajtowego |
| 21 | OCHRONA SEKTORA | W | Sektor chroni wartość | 7:0 | 8 | Wartość do zapisania w rejestrze statusu w celu ochrony sektora. (8) |
| 22 | IDENTYFIKATOR_POJEMNOŚCI_PAMIĘCI_RD | R | Wartość pojemności pamięci | 7:0 | 8 | Zawiera informacje o ID pojemności pamięci. |
| 23 –
32 |
Skryty | |||||
Wystarczy podać dowolny adres w sektorze, a adres IP usunie ten konkretny sektor.
Wystarczy podać dowolny adres w podsektorze, a adres IP zostanie usunięty z tego konkretnego podsektora.
Informacje powiązane
- Arkusz danych urządzeń Quad-Serial Configuration (EPCQ)
- Karta katalogowa urządzeń konfiguracji szeregowej EPCQ-L
- Karta katalogowa urządzenia do konfiguracji szeregowej EPCQ-A
- Specyfikacja interfejsu Avalon
Operacje
Interfejsy ASMI Parallel II Intel FPGA IP są zgodne z interfejsem Avalon memory-mapped. Aby uzyskać więcej szczegółów, zapoznaj się ze specyfikacjami Avalon.
- Wystarczy, że podasz dowolny adres w obrębie kostki, a adres IP wymaże zawartość tej konkretnej kostki.
- W przypadku urządzeń EPCQ i EPCQ-L bity ochrony bloku to bity [2:4] i [6], a bit górny/dolny (TB) to bit 5 rejestru stanu. W przypadku urządzeń EPCQ-A bity ochrony bloku to bity [2:4], a bit TB to bit 5 rejestru stanu.
Informacje powiązane
- Specyfikacja interfejsu Avalon
Operacje rejestru stanu kontroli
Można wykonać odczyt lub zapis do określonego przesunięcia adresu przy użyciu rejestru stanu sterowania (CSR).
Aby wykonać operację odczytu lub zapisu rejestru stanu sterowania, wykonaj następujące kroki:
- Potwierdź sygnał avl_csr_write lub avl_csr_read podczas
Sygnał avl_csr_waitrequest jest niski (jeśli sygnał waitrequest jest wysoki, sygnał avl_csr_write lub avl_csr_read musi pozostać wysoki, dopóki sygnał waitrequest nie stanie się niski). - Jednocześnie ustaw wartość adresu na magistrali avl_csr_address. Jeśli jest to operacja zapisu, ustaw dane wartości na magistrali avl_csr_writedata razem z adresem.
- Jeśli jest to transakcja odczytu, należy zaczekać, aż sygnał avl_csr_readdatavalid osiągnie wartość wysoką, aby pobrać odczytane dane.
- W przypadku operacji wymagających zapisu wartości w pamięci flash należy najpierw wykonać operację umożliwiającą zapis.
- Rejestr stanu flagi należy odczytać za każdym razem, gdy wydaje się polecenie zapisu lub usunięcia.
- Jeżeli używanych jest wiele urządzeń flash, należy dokonać zapisu w rejestrze wyboru układu scalonego, aby wybrać właściwy układ scalony, zanim zostanie wykonana jakakolwiek operacja na konkretnym urządzeniu flash.
Rysunek 2. Odczyt pojemności pamięci Rejestr przebiegu Example
Rysunek 3. Rejestr włączający zapis przebieguample
Operacje na pamięci
Interfejs pamięci ASMI Parallel II Intel FPGA IP obsługuje bursting i bezpośredni dostęp do pamięci flash. Podczas bezpośredniego dostępu do pamięci flash, IP wykonuje następujące kroki, aby umożliwić wykonanie dowolnej operacji bezpośredniego odczytu lub zapisu:
- Włącz zapis dla operacji zapisu
- Sprawdź rejestr statusu flagi, aby upewnić się, że operacja została ukończona w pamięci flash
- Zwolnij sygnał waitrequest po zakończeniu operacji
Operacje pamięci są podobne do operacji interfejsu Avalon memory-mapped. Musisz ustawić poprawną wartość na magistrali adresowej, zapisać dane, jeśli jest to transakcja zapisu, ustawić wartość burst count na 1 dla pojedynczej transakcji lub żądaną wartość burst count i wyzwolić sygnał write lub read.
Rysunek 4. 8-wyrazowy przebieg fali zapisuample
Rysunek 5. 8-wyrazowa fala odczytu w postaci serii Example
Rysunek 6. Zapis 1-bajtowy byteenable = 4'b0001 Forma fali Example
ASMI Parallel II Intel FPGA IP Przykład użyciaamples
Przypadek użycia np.amples używają ASMI Parallel II IP i JTAG-to-Avalon Master do wykonywania operacji dostępu do pamięci flash, takich jak odczyt identyfikatora układu scalonego, odczyt pamięci, zapis pamięci, wymazywanie sektora, ochrona sektora, czyszczenie rejestru stanu flagi i zapis NVCR.
Aby uruchomić byłegoamples, musisz skonfigurować FPGA. Wykonaj następujące kroki:
- Skonfiguruj układ FPGA w oparciu o system Platform Designer, jak pokazano na poniższym rysunku.
Rysunek 7. System projektanta platformy pokazujący ASMI Parallel II IP i JTAG-do-Mistrza Avalonu
- Zapisz następujący skrypt TCL w tym samym katalogu, w którym znajduje się Twój projekt. Nazwij skrypt np. epcq128_access.tclample.
- Uruchom konsolę systemową. W konsoli wyszukaj skrypt za pomocą „source epcq128_access.tcl”.
Example 1: Odczytaj identyfikator krzemowy urządzeń konfiguracyjnych
Example 2: Odczyt i zapis jednego słowa danych pod adresem H'40000000
Example 3: Wymaż sektor 64
Example 4: Wykonaj ochronę sektora w sektorach (od 0 do 127)
Example 5: Odczyt i czyszczenie rejestru stanu flagi
Example 6: Odczyt i zapis nvcr
Archiwum podręcznika użytkownika ASMI Parallel II Intel FPGA IP
Wersje IP są takie same, jak wersje oprogramowania Intel Quartus Prime Design Suite do wersji 19.1. Od oprogramowania Intel Quartus Prime Design Suite w wersji 19.2 lub nowszej rdzenie IP mają nowy schemat wersjonowania IP.
Jeśli wersja rdzenia IP nie jest wymieniona, obowiązuje instrukcja obsługi dla poprzedniej wersji rdzenia IP.
| Wersja Intel Quartus Prime | Wersja rdzenia IP | Instrukcja użytkownika |
| 17.0 | 17.0 | Instrukcja użytkownika Altera ASMI Parallel II IP Core |
Historia rewizji dokumentu dla ASMI Parallel II Intel FPGA IP User Guide
| Wersja dokumentu | Wersja Intel Quartus Prime | Wersja IP | Zmiany |
| 2020.07.29 | 18.0 | 18.0 | • Zaktualizowano tytuł dokumentu na Podręcznik użytkownika ASMI Parallel II Intel FPGA IP.
• Zaktualizowano Tabela 2: Ustawienia parametrów w sekcji Parametry. |
| 2018.09.24 | 18.0 | 18.0 | • Dodano informacje o aplikacjach i obsłudze rdzenia ASMI Parallel II Intel FPGA IP.
• Dodano notatkę, aby odnieść się do Ogólny interfejs Flash szeregowy Intel FPGA IP Core Podręcznik użytkownika. • Dodano ASMI Parallel II Intel FPGA IP Core Przykład użyciaamples sekcja. |
| 2018.05.07 | 18.0 | 18.0 | • Zmieniono nazwę rdzenia IP Altera ASMI Parallel II na rdzeń IP ASMI Parallel II Intel FPGA zgodnie z rebrandingiem firmy Intel.
• Dodano obsługę urządzeń EPCQ-A. • Dodano notatkę do sygnału zegara w Opis portów tabela. • Zaktualizowano opis sygnału qspi_scein w Opis portów tabela. • Dodano notatkę do rejestru SECTOR_PROTECT w Zarejestruj mapę tabela. • Zaktualizowano bit i szerokość rejestrów SECTOR_ERASE i SUBSECTOR_ERASE w Zarejestruj mapę tabela. • Zaktualizowano bit i szerokość dla SECTOR_PROTECT zarejestruj się w Zarejestruj mapę tabela. |
| dalszy… | |||
| Wersja dokumentu | Wersja Intel Quartus Prime | Wersja IP | Zmiany |
| • Zaktualizowano opis opcji CHIP SELECT rejestru CONTROL w Zarejestruj mapę tabela.
• Zaktualizowano przypisy do rejestrów SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE i DIE_ERASE w Zarejestruj mapę tabela. • Zaktualizowano opis dla vl_mem_addr sygnał w Opis portów tabela. • Drobne poprawki redakcyjne. |
| Data | Wersja | Zmiany |
| Maj 2017 | 2017.05.08 | Pierwsze wydanie. |
Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i produktów półprzewodnikowych zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian we wszelkich produktach i usługach w dowolnym momencie i bez powiadomienia. Firma Intel nie przyjmuje żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klientom firmy Intel zaleca się uzyskanie najnowszej wersji specyfikacji urządzenia przed poleganiem na opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi.
*Inne nazwy oraz marki mogą być własnością osób trzecich.
Dokumenty / Zasoby
 |
Intel ASMI Parallel II Intel FPGA IP [plik PDF] Instrukcja użytkownika ASMI Parallel II Intel FPGA IP, ASMI, Parallel II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
