ASMI paralelo II Intel FPGA IP
La ASMI Parallel II Intel® FPGA IP brinda acceso a los dispositivos de configuración de Intel FPGA, que son la configuración de serie cuádruple (EPCQ), de bajo volumentage configuración serial cuádruple (EPCQ-L) y configuración serial EPCQ-A. Puede usar esta IP para leer y escribir datos en los dispositivos flash externos para aplicaciones, como la actualización remota del sistema y el encabezado del mapa de sensibilidad de SEU. File (.smh) almacenamiento.
Además de las funciones compatibles con ASMI Parallel Intel FPGA IP, ASMI Parallel II Intel FPGA IP también admite:
- Acceso flash directo (escritura/lectura) a través de la interfaz mapeada en memoria de Avalon®.
- Registro de control para otras operaciones a través de la interfaz de registro de estado de control (CSR) en la interfaz mapeada en memoria de Avalon.
- Traduzca los comandos genéricos de la interfaz mapeada en memoria de Avalon a códigos de comando del dispositivo.
El ASMI Parallel II Intel FPGA IP está disponible para todas las familias de dispositivos Intel FPGA, incluidos los dispositivos Intel MAX® 10 que utilizan el modo GPIO.
La IP de FPGA Intel Parallel II de ASMI solo es compatible con los dispositivos EPCQ, EPCQ-L y EPCQ-A. Si está utilizando dispositivos flash de terceros, debe utilizar la IP FPGA de Intel de interfaz flash serial genérica.
La ASMI Parallel II Intel FPGA IP es compatible con el software Intel Quartus® Prime versión 17.0 y posteriores.
Información relacionada
- Introducción a los núcleos IP Intel FPGA
- Proporciona información general sobre todos los núcleos IP de Intel FPGA, incluida la parametrización, generación, actualización y simulación de núcleos IP.
- Creación de secuencias de comandos de simulación Qsys e IP independientes de la versión
- Cree scripts de simulación que no requieran actualizaciones manuales para actualizaciones de versión de software o IP.
- Mejores prácticas de gestión de proyectos
- Pautas para una gestión eficiente y portabilidad de su proyecto y propiedad intelectual files.
- Guía del usuario de ASMI Parallel Intel FPGA IP Core
- Interfaz genérica serial flash Intel FPGA IP Guía del usuario
- Proporciona soporte para dispositivos flash de terceros.
- AN 720: Simulación del bloque ASMI en su diseño
Información de lanzamiento
Las versiones de IP son las mismas que las versiones del software Intel Quartus Prime Design Suite hasta v19.1. A partir de la versión 19.2 o posterior del software Intel Quartus Prime Design Suite, los núcleos de IP tienen un nuevo esquema de control de versiones de IP.
El número de la versión IP (XYZ) puede cambiar de una versión del software Intel Quartus Prime a otra. Un cambio en:
- X indica una revisión importante de la propiedad intelectual. Si actualiza su software Intel Quartus Prime, debe regenerar la IP.
- Y indica que la IP incluye nuevas funciones. Regenera tu IP para incluir estas nuevas funciones.
- Z indica que la IP incluye cambios menores. Regenera tu IP para incluir estos cambios.
Tabla 1. Información de versión de IP de Intel FPGA de ASMI Parallel II
| Artículo | Descripción |
| Versión IP | 18.0 |
| Versión Intel Quartus Prime Pro Edition | 18.0 |
| Fecha de lanzamiento | 2018.05.07 |
Puertos
Figura 1. Diagrama de bloques de puertos
Tabla 2. Descripción de los puertos
| Señal | Ancho | Dirección | Descripción |
| Interfaz esclava mapeada en memoria de Avalon para CSR (avl_csr) | |||
| avl_csr_addr | 6 | Aporte | Bus de direcciones de interfaz mapeada en memoria de Avalon. El bus de direcciones está en direccionamiento por palabra. |
| avl_csr_read | 1 | Aporte | Control de lectura de la interfaz mapeada en memoria de Avalon para el CSR. |
| avl_csr_rddata | 32 | Producción | La interfaz mapeada en memoria de Avalon lee el bus de datos del CSR. |
| avl_csr_write | 1 | Aporte | Control de escritura de la interfaz mapeada en memoria de Avalon para el CSR. |
| avl_csr_writedata | 32 | Aporte | La interfaz mapeada en memoria de Avalon escribe el bus de datos en CSR. |
| avl_csr_waitrequest | 1 | Producción | Control de solicitud de espera de la interfaz mapeada en memoria de Avalon desde el CSR. |
| avl_csr_rddata_valid | 1 | Producción | Datos de lectura de la interfaz mapeada en memoria de Avalon válidos que indican que los datos de lectura de CSR están disponibles. |
| Interfaz esclava mapeada en memoria de Avalon para acceso a la memoria (avl_ mem) | |||
| avl_mem_write | 1 | Aporte | Control de escritura de la interfaz mapeada en memoria de Avalon en la memoria |
| avl_mem_burstcount | 7 | Aporte | Recuento de ráfagas de la interfaz mapeada en memoria de Avalon para la memoria. El rango de valores va de 1 a 64 (tamaño máximo de página). |
| avl_mem_waitrequest | 1 | Producción | Control de solicitud de espera de la interfaz mapeada en memoria de Avalon desde la memoria. |
| avl_mem_read | 1 | Aporte | Control de lectura de la interfaz mapeada en memoria de Avalon en la memoria |
| avl_mem_addr | N | Aporte | Bus de direcciones de interfaz mapeada en memoria de Avalon. El bus de direcciones está en direccionamiento por palabra.
El ancho de la dirección depende de la densidad de la memoria flash utilizada. |
| avl_mem_writedata | 32 | Aporte | La interfaz mapeada en memoria de Avalon escribe el bus de datos en la memoria |
| avl_mem_readddata | 32 | Producción | La interfaz mapeada en memoria de Avalon lee el bus de datos de la memoria. |
| avl_mem_rddata_valid | 1 | Producción | Los datos de lectura de la interfaz mapeada en memoria de Avalon son válidos e indican que los datos de lectura de la memoria están disponibles. |
| avl_mem_byteenble | 4 | Aporte | La interfaz mapeada en memoria de Avalon habilita el bus de datos de escritura a la memoria. Durante el modo de ráfaga, el bus byteenable será lógicamente alto, 4'b1111. |
| Reloj y reinicio | |||
| Clic | 1 | Aporte | Reloj de entrada para cronometrar la IP. (1) |
| restablecer_n | 1 | Aporte | Restablecimiento asíncrono para restablecer la IP.(2) |
| Interfaz de conducto(3) | |||
| fqspi_dataout | 4 | Bidireccional | Puerto de entrada o salida para alimentar datos desde el dispositivo flash. |
| continuado… | |||
| Señal | Ancho | Dirección | Descripción |
| qspi_dclk | 1 | Producción | Proporciona señal de reloj al dispositivo flash. |
| qspi_scein | 1 | Producción | Proporciona la señal ncs al dispositivo flash.
Admite Stratix® V, Arria® V, Cyclone® V y dispositivos más antiguos. |
| 3 | Producción | Proporciona la señal ncs al dispositivo flash.
Admite dispositivos Intel Arria 10 e Intel Cyclone 10 GX. |
- Puede configurar la frecuencia del reloj para que sea inferior o igual a 50 MHz.
- Mantenga la señal durante al menos un ciclo de reloj para restablecer la IP.
- Disponible cuando habilita el parámetro Desactivar interfaz serie activa dedicada.
Información relacionada
- Hoja de datos de dispositivos de configuración de serie cuádruple (EPCQ)
- Hoja de datos de dispositivos de configuración serie EPCQ-L
- Hoja de datos del dispositivo de configuración serial EPCQ-A
Parámetros
Tabla 3. Configuración de parámetros
| Parámetro | Valores legales | Descripciones |
| Tipo de dispositivo de configuración | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128A. | Especifica el tipo de dispositivo EPCQ, EPCQ-L o EPCQ-A que desea utilizar. |
| Elija el modo de E/S | NORMAL ESTÁNDAR DUAL QUAD | Selecciona el ancho de datos extendido cuando habilita la operación de lectura rápida. |
| Deshabilitar la interfaz serial activa dedicada | — | Enruta las señales ASMIBLOCK al nivel superior de su diseño. |
| Habilitar la interfaz de pines SPI | — | Traduce las señales ASMIBLOCK a la interfaz de pines SPI. |
| Habilitar modelo de simulación flash | — | Utiliza el modelo de simulación EPCQ 1024 predeterminado para la simulación. Si utiliza un dispositivo flash de otro fabricante, consulte AN 720: Simulación del bloque ASMI en su diseño para crear un envoltorio para conectar el modelo flash con el bloque ASMI. |
| Número de Chip Select utilizado | 1
2(4) 3(4) |
Selecciona el número de chips seleccionados conectados al flash. |
- Solo se admite en dispositivos Intel Arria 10, dispositivos Intel Cyclone 10 GX y otros dispositivos con la interfaz Habilitar pines SPI habilitada.
Información relacionada
- Hoja de datos de dispositivos de configuración de serie cuádruple (EPCQ)
- Hoja de datos de dispositivos de configuración serie EPCQ-L
- Hoja de datos del dispositivo de configuración serial EPCQ-A
- AN 720: Simulación del bloque ASMI en su diseño
Registrar Mapa
Tabla 4. Mapa de registros
- Cada desplazamiento de dirección en la siguiente tabla representa 1 palabra de espacio de direcciones de memoria.
- Todos los registros tienen un valor predeterminado de 0x0.
| Compensar | Nombre de registro | R/W | Nombre del campo | Poco | Ancho | Descripción |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Escriba 1 para habilitar la escritura. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Escriba 1 para desactivar la escritura. |
| 2 | WR_ESTADO | W | WR_ESTADO | 7:0 | 8 | Contiene la información para escribir en el registro de estado. |
| 3 | RD_ESTADO | R | RD_ESTADO | 7:0 | 8 | Contiene la información de la operación de registro de estado de lectura. |
| 4 | SECTOR_BORRAR | W | Valor Sectorial | 23:0
o 31: 0 |
24 o
32 |
Contiene la dirección del sector que se borrará dependiendo de la densidad del dispositivo.(5) |
| 5 | SUBSECTOR_BORRAR | W | Valor del subsector | 23:0
o 31: 0 |
24 o
32 |
Contiene la dirección del subsector que se borrará según la densidad del dispositivo.(6) |
| 6 – 7 | Reservado | |||||
| 8 | CONTROL | G/R | SELECCIÓN DE CHIP | 7:4 | 4 | Selecciona el dispositivo flash. El valor predeterminado es 0, que apunta al primer dispositivo flash. Para seleccionar el segundo dispositivo, establezca el valor en 1, para seleccionar el tercer dispositivo, establezca el valor en 2. |
| Reservado | ||||||
| G/R | DESACTIVAR | 0 | 1 | Establézcalo en 1 para deshabilitar las señales SPI de la IP poniendo todas las señales de salida en estado Z alto. | ||
| continuado… | ||||||
| Compensar | Nombre de registro | R/W | Nombre del campo | Poco | Ancho | Descripción |
| Esto se puede utilizar para compartir bus con otros dispositivos. | ||||||
| 9 – 12 | Reservado | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | valor NVCR | 15:0 | 16 | Escribe el valor en el registro de configuración no volátil. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | valor NVCR | 15:0 | 16 | Lee el valor del registro de configuración no volátil |
| 15 | RD_ FLAG_ ESTADO_REG | R | RD_ FLAG_ ESTADO_REG | 8 | 8 | Lee el registro de estado de la bandera |
| 16 | CLR_FLAG_ REGISTRO DE ESTADO | W | CLR_FLAG_ REGISTRO DE ESTADO | 8 | 8 | Borra el registro de estado de la bandera |
| 17 | BORRAR_A GRANEL | W | BORRAR_A GRANEL | 0 | 1 | Escriba 1 para borrar todo el chip (para dispositivo de matriz única).(7) |
| 18 | MORIR_BORRAR | W | MORIR_BORRAR | 0 | 1 | Escriba 1 para borrar todo el dado (para el dispositivo de pila de dados).(7) |
| 19 | 4BYTES_ADDR_ES | W | 4BYTES_ADDR_ES | 0 | 1 | Escriba 1 para ingresar al modo de dirección de 4 bytes |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Escriba 1 para salir del modo de dirección de 4 bytes |
| 21 | SECTOR_PROTEGER | W | Valor de protección del sector | 7:0 | 8 | Valor para escribir en el registro de estado para proteger un sector. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Valor de capacidad de memoria | 7:0 | 8 | Contiene la información de ID de capacidad de memoria. |
| 23 –
32 |
Reservado | |||||
Solo necesita especificar cualquier dirección dentro del sector y la IP borrará ese sector en particular.
Solo necesita especificar cualquier dirección dentro del subsector y la IP borrará ese subsector en particular.
Información relacionada
- Hoja de datos de dispositivos de configuración de serie cuádruple (EPCQ)
- Hoja de datos de dispositivos de configuración serie EPCQ-L
- Hoja de datos del dispositivo de configuración serial EPCQ-A
- Especificaciones de la interfaz Avalon
Operaciones
Las interfaces IP ASMI Parallel II Intel FPGA son compatibles con la interfaz mapeada en memoria de Avalon. Para obtener más detalles, consulte las especificaciones de Avalon.
- Solo necesita especificar cualquier dirección dentro del dado y la IP borrará ese dado en particular.
- Para dispositivos EPCQ y EPCQ-L, el bit de protección de bloque es el bit [2:4] y [6] y el bit superior/inferior (TB) es el bit 5 del registro de estado. Para dispositivos EPCQ-A. el bit de protección de bloque es el bit [2:4] y el bit TB es el bit 5 del registro de estado.
Información relacionada
- Especificaciones de la interfaz Avalon
Operaciones de registro de estado de control
Puede realizar una lectura o escritura en un desplazamiento de dirección específico utilizando el registro de estado de control (CSR).
Para ejecutar la operación de lectura o escritura para el registro de estado de control, siga estos pasos:
- Afirme la señal avl_csr_write o avl_csr_read mientras el
La señal avl_csr_waitrequest es baja (si la señal de waitrequest es alta, la señal avl_csr_write o avl_csr_read debe mantenerse alta hasta que la señal de waitrequest sea baja). - Al mismo tiempo, establezca el valor de la dirección en el bus avl_csr_address. Si se trata de una operación de escritura, configure los datos de valor en el bus avl_csr_writedata junto con la dirección.
- Si se trata de una transacción de lectura, espere hasta que la señal avl_csr_readdatavalid sea alta para recuperar los datos leídos.
- Para las operaciones que requieren un valor de escritura en la memoria flash, primero debe realizar la operación de habilitación de escritura.
- Debe leer el registro de estado de la bandera cada vez que emite un comando de escritura o borrado.
- Si se utilizan varios dispositivos flash, debe escribir en el registro de selección de chip para seleccionar la selección de chip correcta antes de realizar cualquier operación en el dispositivo flash específico.
Figura 2. Lectura de forma de onda de registro de capacidad de memoria Example
Figura 3. Forma de onda del registro de activación de escritura Example
Operaciones de memoria
La interfaz de memoria IP ASMI Parallel II Intel FPGA admite acceso directo a la memoria flash y en ráfagas. Durante el acceso directo a la memoria flash, la IP realiza los siguientes pasos para permitirle realizar cualquier operación de lectura o escritura directa:
- Escritura habilitada para la operación de escritura
- Verifique el registro de estado de la bandera para asegurarse de que la operación se haya completado en el flash
- Suelte la señal de solicitud de espera cuando se complete la operación
Las operaciones de memoria son similares a las operaciones de la interfaz mapeada en memoria de Avalon. Debe establecer el valor correcto en el bus de direcciones, escribir datos si se trata de una transacción de escritura, llevar el valor de conteo de ráfagas a 1 para una sola transacción o el valor de conteo de ráfagas deseado y activar la señal de escritura o lectura.
Figura 4. Ejemplo de forma de onda de ráfaga de escritura de 8 palabrasample
Figura 5. Forma de onda de ráfaga de lectura de 8 palabras Example
Figura 6. Escritura de 1 byte byteenable = 4'b0001 Forma de onda Example
ASMI Parallel II Intel FPGA IP Caso de uso ExampLos
El caso de uso ej.ampLos archivos utilizan ASMI Parallel II IP y JTAG-to-Avalon Master para realizar operaciones de acceso flash, como leer ID de silicio, leer memoria, escribir memoria, borrar sector, proteger sector, borrar registro de estado de bandera y escribir nvcr.
Para ejecutar el examparchivos, debe configurar el FPGA. Sigue estos pasos:
- Configure el FPGA basado en el sistema Platform Designer como se muestra en la siguiente figura.
Figura 7. Sistema Platform Designer que muestra ASMI Parallel II IP y JTAG-a-Maestro de Avalon
- Guarde el siguiente script TCL en el mismo directorio que su proyecto. Nombre el script como epcq128_access.tcl por ej.ampel.
- Inicie la consola del sistema. En la consola, obtenga el script utilizando "source epcq128_access.tcl".
Example 1: Lea la identificación de silicio de los dispositivos de configuración
Examparchivo 2: Leer y escribir una palabra de datos en la dirección H'40000000
Example 3: Borrar Sector 64
Example 4: Realizar Sector Protect en Sectores (0 a 127)
ExampLe 5: Leer y borrar el registro de estado de la bandera
Example 6: Leer y escribir nvcr
Archivos de la guía del usuario de ASMI Parallel II Intel FPGA IP
Las versiones de IP son las mismas que las versiones del software Intel Quartus Prime Design Suite hasta v19.1. A partir de la versión 19.2 o posterior del software Intel Quartus Prime Design Suite, los núcleos de IP tienen un nuevo esquema de control de versiones de IP.
Si no se incluye una versión principal de IP, se aplica la guía del usuario para la versión principal de IP anterior.
| Versión Intel Quartus Prime | Versión principal de IP | Guía del usuario |
| 17.0 | 17.0 | Guía del usuario de Altera ASMI Parallel II IP Core |
Historial de revisión de documentos para la guía del usuario de Intel FPGA IP de ASMI Parallel II
| Versión del documento | Versión Intel Quartus Prime | Versión IP | Cambios |
| 2020.07.29 | 18.0 | 18.0 | • Se actualizó el título del documento a Guía del usuario de ASMI Parallel II Intel FPGA IP.
• Actualizado Tabla 2: Configuración de parámetros En la sección Parámetros. |
| 2018.09.24 | 18.0 | 18.0 | • Se agregó información sobre las aplicaciones y el soporte para el núcleo de IP FPGA Intel Parallel II de ASMI.
• Se agregó una nota para referirse a la Guía del usuario de la interfaz flash serial genérica Intel FPGA IP Core. • Se agregó el ASMI Parallel II Intel FPGA IP Core Caso de uso ExampLos sección. |
| 2018.05.07 | 18.0 | 18.0 | • Cambió el nombre de Altera ASMI Parallel II IP core a ASMI Parallel II Intel FPGA IP core según el cambio de marca de Intel.
• Soporte agregado para dispositivos EPCQ-A. • Se agregó una nota a la señal clk en el Descripción de puertos mesa. • Se actualizó la descripción de la señal qspi_scein en el Descripción de puertos mesa. • Se agregó una nota al registro SECTOR_PROTECT en el Registrar Mapa mesa. • Se actualizó el bit y el ancho de los registros SECTOR_ERASE y SUBSECTOR_ERASE en el Registrar Mapa mesa. • Actualizado el bit y ancho para SECTOR_PROTECT registrarse en el Registrar Mapa mesa. |
| continuado… | |||
| Versión del documento | Versión Intel Quartus Prime | Versión IP | Cambios |
| • Se actualizó la descripción de la opción CHIP SELECT del registro CONTROL en el Registrar Mapa mesa.
• Se actualizaron las notas al pie de los registros SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE y DIE_ERASE en el Registrar Mapa mesa. • Se actualizó la descripción de vl_mem_addr. señal en el Descripción de puertos mesa. • Ediciones editoriales menores. |
| Fecha | Versión | Cambios |
| Mayo de 2017 | 2017.05.08 | Lanzamiento inicial. |
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*Otros nombres y marcas pueden ser reclamados como propiedad de terceros.
Documentos / Recursos
 |
Intel ASMI paralelo II Intel FPGA IP [pdf] Guía del usuario ASMI paralelo II Intel FPGA IP, ASMI, paralelo II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
