ASMI Parallel II Intel FPGA IP
ASMI Parallel II Intel® FPGA IP oferă acces la dispozitivele de configurare Intel FPGA, care sunt configurația quad-serial (EPCQ), low-vol.tage configurație quad-serial (EPCQ-L) și configurație serial EPCQ-A. Puteți utiliza acest IP pentru a citi și scrie date pe dispozitivele flash externe pentru aplicații, cum ar fi actualizarea de la distanță a sistemului și antetul Hărții de sensibilitate SEU File (.smh) depozitare.
În afară de caracteristicile acceptate de ASMI Parallel Intel FPGA IP, ASMI Parallel II Intel FPGA IP acceptă suplimentar:
- Acces direct flash (scriere/citire) prin interfața mapată cu memorie Avalon®.
- Registrul de control pentru alte operațiuni prin interfața registrului de stare de control (CSR) din interfața mapată cu memorie Avalon.
- Traduceți comenzile generice din interfața mapată cu memorie Avalon în coduri de comandă ale dispozitivului.
ASMI Parallel II Intel FPGA IP este disponibil pentru toate familiile de dispozitive Intel FPGA, inclusiv dispozitivele Intel MAX® 10 care utilizează modul GPIO.
ASMI Parallel II Intel FPGA IP acceptă numai dispozitivele EPCQ, EPCQ-L și EPCQ-A. Dacă utilizați dispozitive flash de la terți, trebuie să utilizați interfața flash serială generică Intel FPGA IP.
ASMI Parallel II Intel FPGA IP este acceptat în versiunea software Intel Quartus® Prime 17.0 și ulterioare.
Informații conexe
- Introducere în Intel FPGA IP Cores
- Oferă informații generale despre toate nucleele IP Intel FPGA, inclusiv parametrizarea, generarea, actualizarea și simularea nucleelor IP.
- Crearea de scripturi de simulare IP și Qsys independente de versiune
- Creați scripturi de simulare care nu necesită actualizări manuale pentru actualizări de software sau de versiune IP.
- Cele mai bune practici de management de proiect
- Orientări pentru gestionarea eficientă și portabilitatea proiectului și IP-ul dvs files.
- Ghid de utilizare ASMI Parallel Intel FPGA IP Core
- Ghid de utilizare pentru interfața flash serială Intel FPGA IP
- Oferă suport pentru dispozitive flash terțe.
- AN 720: Simularea blocului ASMI în proiectarea dvs
Informații de eliberare
Versiunile IP sunt aceleași cu versiunile software Intel Quartus Prime Design Suite până la v19.1. De la versiunea software Intel Quartus Prime Design Suite 19.2 sau mai recentă, nucleele IP au o nouă schemă de versiuni IP.
Numărul versiunii IP (XYZ) se poate schimba de la o versiune de software Intel Quartus Prime la alta. O schimbare în:
- X indică o revizuire majoră a IP. Dacă actualizați software-ul Intel Quartus Prime, trebuie să regenerați IP-ul.
- Y indică IP-ul include funcții noi. Regenerați-vă IP-ul pentru a include aceste noi funcții.
- Z indică IP-ul include modificări minore. Regenerați-vă IP-ul pentru a include aceste modificări.
Tabelul 1. Informații despre lansarea ASMI Parallel II Intel FPGA IP
| Articol | Descriere |
| Versiunea IP | 18.0 |
| Versiunea Intel Quartus Prime Pro Edition | 18.0 |
| Data de lansare | 2018.05.07 |
Porturi
Figura 1. Diagrama bloc porturi
Tabelul 2. Descrierea porturilor
| Semnal | Lăţime | Direcţie | Descriere |
| Avalon Memory-Mapped Slave Interfață pentru CSR (avl_csr) | |||
| avl_csr_addr | 6 | Intrare | Avalon magistrală de adrese de interfață mapată în memorie. Autobuzul de adrese este în adresarea cuvintelor. |
| avl_csr_read | 1 | Intrare | Controlul citirii interfeței mapate cu memorie Avalon către CSR. |
| avl_csr_rddata | 32 | Ieșire | Interfața mapată cu memorie Avalon citește magistrala de date din CSR. |
| avl_csr_write | 1 | Intrare | Controlul scrierii interfeței mapate cu memorie Avalon la CSR. |
| avl_csr_writedata | 32 | Intrare | Interfața mapată cu memorie Avalon scrie magistrala de date în CSR. |
| avl_csr_waitrequest | 1 | Ieșire | Controlul cererii de așteptare a interfeței mapate în memorie Avalon de la CSR. |
| avl_csr_rddata_valid | 1 | Ieșire | Date de citire a interfeței mapate în memorie Avalon valide, ceea ce indică faptul că datele de citire CSR sunt disponibile. |
| Avalon Memory-Mapped Slave Interfață pentru acces la memorie (avl_ mem) | |||
| avl_mem_write | 1 | Intrare | Control de scriere a interfeței mapate cu memorie Avalon în memorie |
| avl_mem_burstcount | 7 | Intrare | Numărul de explozii ale interfeței mapate cu memorie Avalon pentru memorie. Intervalul de valori de la 1 la 64 (dimensiunea maximă a paginii). |
| avl_mem_waitrequest | 1 | Ieșire | Controlul cererii de așteptare a interfeței mapate în memorie Avalon din memorie. |
| avl_mem_read | 1 | Intrare | Interfața mapată cu memorie Avalon citește controlul în memorie |
| avl_mem_addr | N | Intrare | Avalon magistrală de adrese de interfață mapată în memorie. Autobuzul de adrese este în adresarea cuvintelor.
Lățimea adresei depinde de densitatea memoriei flash utilizată. |
| avl_mem_writedata | 32 | Intrare | Interfața mapată cu memorie Avalon scrie magistrala de date în memorie |
| avl_mem_readddata | 32 | Ieșire | Interfața mapată cu memorie Avalon citește magistrala de date din memorie. |
| avl_mem_rddata_valid | 1 | Ieșire | Date de citire a interfeței mapate cu memorie Avalon valide, ceea ce indică faptul că datele de citire din memorie sunt disponibile. |
| avl_mem_byteenble | 4 | Intrare | Interfața mapată în memorie Avalon permite scrierea datelor magistrală în memorie. În timpul modului de explozie, magistrala care poate fi activată pe byte va fi logic ridicat, 4'b1111. |
| Ceas și Resetare | |||
| clk | 1 | Intrare | Introduceți ceasul pentru a verifica IP-ul. (1) |
| reset_n | 1 | Intrare | Resetare asincronă pentru a reseta IP-ul.(2) |
| Interfață pentru conducte(3) | |||
| fqspi_dataout | 4 | bidirectionala | Port de intrare sau de ieșire pentru a alimenta date de pe dispozitivul flash. |
| a continuat… | |||
| Semnal | Lăţime | Direcţie | Descriere |
| qspi_dclk | 1 | Ieșire | Oferă semnal de ceas dispozitivului flash. |
| qspi_scein | 1 | Ieșire | Furnizează semnalul ncs dispozitivului flash.
Suportă Stratix® V, Arria® V, Cyclone® V și dispozitive mai vechi. |
| 3 | Ieșire | Furnizează semnalul ncs dispozitivului flash.
Suportă dispozitive Intel Arria 10 și Intel Cyclone 10 GX. |
- Puteți seta frecvența ceasului la o valoare mai mică sau egală cu 50 MHz.
- Țineți semnalul timp de cel puțin un ciclu de ceas pentru a reseta IP-ul.
- Disponibil când activați parametrul Dezactivați interfața serială activă dedicată.
Informații conexe
- Fișă de date pentru dispozitive cu configurație cu patru serie (EPCQ).
- Fișă de date pentru dispozitivele de configurare în serie EPCQ-L
- Fișa tehnică a dispozitivului de configurare în serie EPCQ-A
Parametrii
Tabelul 3. Setări parametri
| Parametru | Valori juridice | Descrieri |
| Tipul dispozitivului de configurare | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128 | Specifică tipul de dispozitiv EPCQ, EPCQ-L sau EPCQ-A pe care doriți să îl utilizați. |
| Alegeți modul I/O | NORMAL STANDARD DUAL QUAD | Selectează lățimea extinsă a datelor atunci când activați operația de citire rapidă. |
| Dezactivați interfața serială activă dedicată | — | Dirijați semnalele ASMIBLOCK către nivelul superior al designului dvs. |
| Activați interfața pinii SPI | — | Traduce semnalele ASMIBLOCK la interfața pin SPI. |
| Activați modelul de simulare flash | — | Utilizează modelul de simulare EPCQ 1024 implicit pentru simulare. Dacă utilizați un dispozitiv flash terță parte, consultați AN 720: Simularea blocului ASMI în proiectarea dvs pentru a crea un wrapper pentru a conecta modelul flash cu blocul ASMI. |
| Numărul de Chip Select utilizate | 1
2(4) 3(4) |
Selectează numărul de cip selectat conectat la bliț. |
- Acceptat numai în dispozitivele Intel Arria 10, dispozitivele Intel Cyclone 10 GX și alte dispozitive cu interfața Activare pini SPI activată.
Informații conexe
- Fișă de date pentru dispozitive cu configurație cu patru serie (EPCQ).
- Fișă de date pentru dispozitivele de configurare în serie EPCQ-L
- Fișa tehnică a dispozitivului de configurare în serie EPCQ-A
- AN 720: Simularea blocului ASMI în proiectarea dvs
Înregistrează Harta
Tabelul 4. Harta de înregistrare
- Fiecare decalaj de adresă din următorul tabel reprezintă 1 cuvânt din spațiul de adresă de memorie.
- Toate registrele au o valoare implicită de 0x0.
| Offset | Nume de înregistrare | R/V | Nume câmp | Pic | Lăţime | Descriere |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Scrieți 1 pentru a activa scrierea. |
| 1 | WR_DEZACTIVAT | W | WR_DEZACTIVAT | 0 | 1 | Scrieți 1 pentru a dezactiva scrierea. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Conține informații de scris în registrul de stare. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Conține informațiile din operațiunea registrului de stare de citire. |
| 4 | SECTOR_ERASE | W | Valoarea sectorului | 23:0
sau 31:0 |
24 sau
32 |
Conține adresa sectorului care trebuie ștearsă în funcție de densitatea dispozitivului.(5) |
| 5 | SUBSECTOR_ERASE | W | Valoarea subsectorului | 23:0
sau 31:0 |
24 sau
32 |
Conține adresa subsectorului care trebuie ștearsă în funcție de densitatea dispozitivului.(6) |
| 6 – 7 | Rezervat | |||||
| 8 | CONTROLA | W/R | CHIP SELECT | 7:4 | 4 | Selectează dispozitivul flash. Valoarea implicită este 0, care vizează primul dispozitiv flash. Pentru a selecta al doilea dispozitiv, setați valoarea la 1, pentru a selecta al treilea dispozitiv, setați valoarea la 2. |
| Rezervat | ||||||
| W/R | DEZACTIVATĂ | 0 | 1 | Setați acest lucru la 1 pentru a dezactiva semnalele SPI ale IP-ului punând toate semnalele de ieșire în starea Z înalt. | ||
| a continuat… | ||||||
| Offset | Nume de înregistrare | R/V | Nume câmp | Pic | Lăţime | Descriere |
| Acesta poate fi folosit pentru a partaja magistrala cu alte dispozitive. | ||||||
| 9 – 12 | Rezervat | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | Valoarea NVCR | 15:0 | 16 | Scrie valoarea în registrul de configurare non-volatil. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | Valoarea NVCR | 15:0 | 16 | Citește valoarea din registrul de configurare non-volatil |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Citește registrul de stare a steagului |
| 16 | CLR_FLAG_ STATUS REG | W | CLR_FLAG_ STATUS REG | 8 | 8 | Șterge registrul de stare a steagului |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Scrieți 1 pentru a șterge întregul cip (pentru dispozitivul cu o singură matriță).(7) |
| 18 | DIE_ERASE | W | DIE_ERASE | 0 | 1 | Scrieți 1 pentru a șterge întregul matriță (pentru dispozitivul de stivă).(7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | Scrieți 1 pentru a intra în modul de adresă de 4 octeți |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Scrieți 1 pentru a ieși din modul de adresă de 4 octeți |
| 21 | SECTOR_PROTECT | W | Valoarea de protecție a sectorului | 7:0 | 8 | Valoare de scris în registrul de stare pentru a proteja un sector. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Valoarea capacității de memorie | 7:0 | 8 | Conține informații despre ID-ul capacității memoriei. |
| 23 –
32 |
Rezervat | |||||
Trebuie doar să specificați orice adresă din sector, iar IP-ul va șterge acel sector.
Trebuie doar să specificați orice adresă din subsector, iar IP-ul va șterge acel subsector.
Informații conexe
- Fișă de date pentru dispozitive cu configurație cu patru serie (EPCQ).
- Fișă de date pentru dispozitivele de configurare în serie EPCQ-L
- Fișa tehnică a dispozitivului de configurare în serie EPCQ-A
- Specificațiile interfeței Avalon
Operațiuni
Interfețele IP ASMI Parallel II Intel FPGA sunt compatibile cu interfața mapată cu memorie Avalon. Pentru mai multe detalii, consultați specificațiile Avalon.
- Trebuie doar să specificați orice adresă în matriță, iar IP-ul va șterge acea matriță.
- Pentru dispozitivele EPCQ și EPCQ-L, bitul de protecție a blocului este bitul [2:4] și [6], iar bitul de sus/de jos (TB) este bitul 5 al registrului de stare. Pentru dispozitivele EPCQ-A. bitul de protecție a blocului este bitul [2:4] și bitul TB este bitul 5 al registrului de stare.
Informații conexe
- Specificațiile interfeței Avalon
Control Stare Registrul Operațiuni
Puteți efectua o citire sau o scriere la o anumită adresă de decalaj folosind Registrul de stare de control (CSR).
Pentru a executa operația de citire sau scriere pentru registrul de stare de control, urmați acești pași:
- Afirmați semnalul avl_csr_write sau avl_csr_read în timp ce
Semnalul avl_csr_waitrequest este scăzut (dacă semnalul waitrequest este ridicat, semnalul avl_csr_write sau avl_csr_read trebuie să fie menținut ridicat până când semnalul waitrequest scade). - În același timp, setați valoarea adresei pe magistrala avl_csr_address. Dacă este o operație de scriere, setați datele valorii pe magistrala avl_csr_writedata împreună cu adresa.
- Dacă este o tranzacție citită, așteptați până când semnalul avl_csr_readdatavalid este declarat ridicat pentru a prelua datele citite.
- Pentru operațiunile care necesită ca valoarea de scriere să fie intermitentă, trebuie să efectuați mai întâi operația de activare a scrierii.
- Trebuie să citiți registrul de stare a flagului de fiecare dată când lansați o comandă de scriere sau ștergere.
- Dacă sunt utilizate mai multe dispozitive flash, trebuie să scrieți în registrul de selectare a cipului pentru a selecta selectarea corectă a cipului înainte de a efectua orice operație pe dispozitivul flash specific.
Figura 2. Forma de undă Registrul capacității de citire a memoriei Example
Figura 3. Write Enable Register Waveform Example
Operații de memorie
Interfața de memorie ASMI Parallel II Intel FPGA IP acceptă bursting și acces direct la memorie flash. În timpul accesului direct la memoria flash, IP-ul efectuează următorii pași pentru a vă permite să efectuați orice operație directă de citire sau scriere:
- Activare scriere pentru operația de scriere
- Verificați registrul de stare a steagului pentru a vă asigura că operația a fost finalizată la bliț
- Eliberați semnalul de cerere de așteptare când operațiunea este finalizată
Operațiile de memorie sunt similare cu operațiunile de interfață mapate cu memorie Avalon. Trebuie să setați valoarea corectă la magistrala de adrese, să scrieți datele dacă este o tranzacție de scriere, să conduceți valoarea numărului de rafale la 1 pentru o singură tranzacție sau valoarea dorită a numărului de rafale și să declanșați semnalul de scriere sau citire.
Figura 4. 8-Word Write Burst Waveform Example
Figura 5. Forma de undă rafală de citire cu 8 cuvinte Example
Figura 6. 1-byte Write byteenable = 4'b0001 Waveform Example
ASMI Parallel II Intel FPGA IP Use Case Examples
Cazul de utilizare exampcărele folosesc ASMI Parallel II IP și JTAG-la Avalon Master pentru a efectua operațiuni de acces flash, cum ar fi citirea ID-ului silicon, citirea memoriei, memoria de scriere, ștergerea sectorului, protejarea sectorului, ștergerea registrului de stare a steagului și scrierea nvcr.
Pentru a rula examptrebuie să configurați FPGA. Urmați acești pași:
- Configurați FPGA pe baza sistemului Platform Designer, așa cum se arată în figura următoare.
Figura 7. Sistemul Platform Designer care arată ASMI Parallel II IP și JTAG-la-Maestrul Avalon
- Salvați următorul script TCL în același director ca și proiectul dvs. Numiți scriptul ca epcq128_access.tcl, de example.
- Lansați consola de sistem. În consolă, generați scriptul utilizând „source epcq128_access.tcl”.
Example 1: Citiți ID-ul silicon al dispozitivelor de configurare
Example 2: Citiți și scrieți un cuvânt de date la adresa H'40000000
Example 3: Erase Sector 64
ExampNivelul 4: Efectuați protecția sectorului la sectoare (de la 0 la 127)
Examp5: Citiți și ștergeți registrul de stare a steagului
Example 6: Citiți și scrieți nvcr
Ghidul utilizatorului ASMI Parallel II Intel FPGA IP Arhive
Versiunile IP sunt aceleași cu versiunile software Intel Quartus Prime Design Suite până la v19.1. De la versiunea software Intel Quartus Prime Design Suite 19.2 sau mai recentă, nucleele IP au o nouă schemă de versiuni IP.
Dacă o versiune de bază IP nu este listată, se aplică ghidul utilizatorului pentru versiunea de bază IP anterioară.
| Versiunea Intel Quartus Prime | Versiunea IP Core | Ghidul utilizatorului |
| 17.0 | 17.0 | Ghidul utilizatorului Altera ASMI Parallel II IP Core |
Istoricul revizuirilor documentelor pentru Ghidul utilizatorului ASMI Parallel II Intel FPGA IP
| Versiunea documentului | Versiunea Intel Quartus Prime | Versiunea IP | Schimbări |
| 2020.07.29 | 18.0 | 18.0 | • S-a actualizat titlul documentului la Ghid de utilizare ASMI Parallel II Intel FPGA IP.
• Actualizat Tabelul 2: Setările parametrilor in sectiune Parametrii. |
| 2018.09.24 | 18.0 | 18.0 | • S-au adăugat informații despre aplicații și suport pentru nucleul ASMI Parallel II Intel FPGA IP.
• S-a adăugat o notă pentru a face referire la Ghidul utilizatorului pentru interfața flash serială generică Intel FPGA IP Core. • S-a adăugat ASMI Parallel II Intel FPGA IP Core Use Case Examples secțiune. |
| 2018.05.07 | 18.0 | 18.0 | • Redenumit nucleu IP Altera ASMI Parallel II în nucleu IP ASMI Parallel II Intel FPGA pentru rebranding Intel.
• S-a adăugat suport pentru dispozitivele EPCQ-A. • S-a adăugat o notă la semnalul clk în Descrierea porturilor masă. • S-a actualizat descrierea pentru semnalul qspi_scein în Descrierea porturilor masă. • S-a adăugat o notă la registrul SECTOR_PROTECT din Înregistrează Harta masă. • S-au actualizat bitul și lățimea pentru registrele SECTOR_ERASE și SUBSECTOR_ERASE din Înregistrează Harta masă. • S-au actualizat bitul și lățimea pentru SECTOR_PROTECT înregistrează-te în Înregistrează Harta masă. |
| a continuat… | |||
| Versiunea documentului | Versiunea Intel Quartus Prime | Versiunea IP | Schimbări |
| • S-a actualizat descrierea pentru opțiunea CHIP SELECT a registrului CONTROL din Înregistrează Harta masă.
• S-au actualizat notele de subsol pentru registrele SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE și DIE_ERASE în Înregistrează Harta masă. • S-a actualizat descrierea pentru vl_mem_addr semnal în Descrierea porturilor masă. • Modificări editoriale minore. |
| Data | Versiune | Schimbări |
| 2017 mai XNUMX | 2017.05.08 | Lansare inițială. |
Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii.
*Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.
Documente/Resurse
 |
Intel ASMI Parallel II Intel FPGA IP [pdfGhid de utilizare ASMI Parallel II Intel FPGA IP, ASMI, Parallel II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
