ASMI Parallel II Intel FPGA IP
ASMI Parallel II Intel® FPGA IP proporciona acceso aos dispositivos de configuración Intel FPGA, que son a configuración de serie cuádruple (EPCQ), de baixo voltage configuración cuádruple serie (EPCQ-L) e configuración serie EPCQ-A. Podes usar esta IP para ler e escribir datos nos dispositivos flash externos para aplicacións, como a actualización remota do sistema e a cabeceira do mapa de sensibilidade SEU File (.smh) almacenamento.
Ademais das funcións admitidas polo ASMI Parallel Intel FPGA IP, o ASMI Parallel II Intel FPGA IP tamén admite:
- Acceso directo flash (escritura/lectura) a través da interface de asignación de memoria Avalon®.
- Rexistro de control para outras operacións a través da interface de rexistro de estado de control (CSR) na interface mapeada de memoria de Avalon.
- Traduce os comandos xenéricos da interface de mapeo de memoria de Avalon en códigos de comandos do dispositivo.
O ASMI Parallel II Intel FPGA IP está dispoñible para todas as familias de dispositivos Intel FPGA, incluídos os dispositivos Intel MAX® 10 que utilizan o modo GPIO.
O ASMI Parallel II Intel FPGA IP só admite os dispositivos EPCQ, EPCQ-L e EPCQ-A. Se está a usar dispositivos flash de terceiros, debe utilizar a Interfaz flash serie xenérica Intel FPGA IP.
O ASMI Parallel II Intel FPGA IP é compatible coa versión de software Intel Quartus® Prime 17.0 e posteriores.
Información relacionada
- Introdución aos núcleos IP Intel FPGA
- Ofrece información xeral sobre todos os núcleos IP de Intel FPGA, incluíndo a parametrización, xeración, actualización e simulación de núcleos IP.
- Creación de scripts de simulación Qsys e IP independentes da versión
- Cree scripts de simulación que non requiran actualizacións manuais para actualizacións de software ou versión IP.
- Mellores prácticas de xestión de proxectos
- Pautas para unha xestión eficiente e portabilidade do teu proxecto e IP files.
- Guía de usuario ASMI Parallel Intel FPGA IP Core
- Interfaz flash serie genérica Intel FPGA IP Guía del usuario
- Ofrece compatibilidade con dispositivos flash de terceiros.
- AN 720: simulando o bloque ASMI no seu deseño
Información de lanzamento
As versións IP son as mesmas que as versións do software Intel Quartus Prime Design Suite ata a v19.1. Desde a versión 19.2 ou posterior do software Intel Quartus Prime Design Suite, os núcleos IP teñen un novo esquema de versión IP.
O número de versión IP (XYZ) pode cambiar dunha versión do software Intel Quartus Prime a outra. Un cambio en:
- X indica unha revisión importante da IP. Se actualiza o seu software Intel Quartus Prime, debe rexenerar a IP.
- Y indica que a IP inclúe novas funcións. Rexenera a túa IP para incluír estas novas funcións.
- Z indica que a IP inclúe cambios menores. Rexenera a túa IP para incluír estes cambios.
Táboa 1. Información de lanzamento de ASMI Parallel II Intel FPGA IP
| Elemento | Descrición |
| Versión IP | 18.0 |
| Versión Intel Quartus Prime Pro Edition | 18.0 |
| Data de lanzamento | 2018.05.07 |
Portos
Figura 1. Diagrama de bloques de portos
Táboa 2. Descrición dos portos
| Sinal | Anchura | Dirección | Descrición |
| Interface de esclavo mapeado en memoria de Avalon para CSR (avl_csr) | |||
| avl_csr_addr | 6 | Entrada | Bus de enderezos de interface mapeado en memoria de Avalon. O bus de enderezos está no enderezo de palabras. |
| avl_csr_read | 1 | Entrada | Control de lectura da interface mapeada en memoria de Avalon ao CSR. |
| avl_csr_rddata | 32 | Saída | A interface mapeada de memoria de Avalon leu o bus de datos do CSR. |
| avl_csr_write | 1 | Entrada | Control de escritura da interface mapeada de memoria de Avalon no CSR. |
| avl_csr_writedata | 32 | Entrada | A interface mapeada en memoria de Avalon escribe o bus de datos en CSR. |
| avl_csr_waitrequest | 1 | Saída | Control de solicitude de espera da interface mapeada en memoria de Avalon desde o CSR. |
| avl_csr_rddata_valid | 1 | Saída | Datos de lectura da interface mapeada de memoria de Avalon válidos que indican que os datos de lectura de CSR están dispoñibles. |
| Interfaz de esclavo mapeado en memoria de Avalon para acceso á memoria (avl_ mem) | |||
| avl_mem_write | 1 | Entrada | Control de escritura da interface mapeada con memoria de Avalon na memoria |
| avl_mem_burstcount | 7 | Entrada | Conta de ráfagas da interface mapeada na memoria de Avalon para a memoria. O intervalo de valores de 1 a 64 (tamaño máximo de páxina). |
| avl_mem_waitrequest | 1 | Saída | Control de solicitude de espera da interface mapeada na memoria de Avalon desde a memoria. |
| avl_mem_read | 1 | Entrada | Control de lectura da interface mapeada en memoria de Avalon na memoria |
| avl_mem_addr | N | Entrada | Bus de enderezos de interface mapeado en memoria de Avalon. O bus de enderezos está no enderezo de palabras.
O ancho do enderezo depende da densidade de memoria flash utilizada. |
| avl_mem_writedata | 32 | Entrada | A interface mapeada en memoria de Avalon escribe o bus de datos na memoria |
| avl_mem_readddata | 32 | Saída | A interface mapeada en memoria de Avalon leu o bus de datos da memoria. |
| avl_mem_rddata_valid | 1 | Saída | Datos de lectura da interface mapeada na memoria de Avalon válidos que indican que os datos de lectura da memoria están dispoñibles. |
| avl_mem_byteenble | 4 | Entrada | A interface mapeada en memoria de Avalon permite escribir datos de bus a memoria. Durante o modo de explosión, o bus habilitado por byte será lóxico alto, 4'b1111. |
| Reloxo e reset | |||
| clk | 1 | Entrada | Introduza o reloxo para rexistrar a IP. (1) |
| restablecer_n | 1 | Entrada | Restablecemento asíncrono para restablecer a IP.(2) |
| Interface de conduto(3) | |||
| fqspi_dataout | 4 | Bidireccional | Porto de entrada ou saída para alimentar os datos do dispositivo flash. |
| continuou… | |||
| Sinal | Anchura | Dirección | Descrición |
| qspi_dclk | 1 | Saída | Ofrece sinal de reloxo ao dispositivo flash. |
| qspi_scein | 1 | Saída | Proporciona o sinal ncs ao dispositivo flash.
Admite Stratix® V, Arria® V, Cyclone® V e dispositivos máis antigos. |
| 3 | Saída | Proporciona o sinal ncs ao dispositivo flash.
Admite dispositivos Intel Arria 10 e Intel Cyclone 10 GX. |
- Podes axustar a frecuencia do reloxo para que sexa inferior ou igual a 50 MHz.
- Manteña o sinal durante polo menos un ciclo de reloxo para restablecer a IP.
- Dispoñible cando activa o parámetro Desactivar interface serie activa dedicada.
Información relacionada
- Ficha de datos de dispositivos de configuración cuádruple (EPCQ).
- Folla de datos de dispositivos de configuración en serie EPCQ-L
- Ficha de datos do dispositivo de configuración en serie EPCQ-A
Parámetros
Táboa 3. Configuración de parámetros
| Parámetro | Valores legais | Descricións |
| Tipo de dispositivo de configuración | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128 | Especifica o tipo de dispositivo EPCQ, EPCQ-L ou EPCQ-A que desexa utilizar. |
| Escolla o modo de E/S | NORMAL ESTÁNDAR DUAL QUAD | Selecciona o ancho de datos estendido cando activa a operación de lectura rápida. |
| Desactivar a interface serie activa dedicada | — | Dirixe os sinais ASMIBLOCK ao nivel superior do teu deseño. |
| Activa a interface de pins SPI | — | Traduce os sinais ASMIBLOCK á interface de pin SPI. |
| Activa o modelo de simulación flash | — | Usa o modelo de simulación EPCQ 1024 predeterminado para a simulación. Se está a usar un dispositivo flash de terceiros, consulte AN 720: simulando o bloque ASMI no seu deseño para crear un envoltorio para conectar o modelo flash co bloque ASMI. |
| Número de selección de chip usado | 1
2(4) 3(4) |
Selecciona o número de chip seleccionado conectado ao flash. |
- Só é compatible con dispositivos Intel Arria 10, dispositivos Intel Cyclone 10 GX e outros dispositivos coa interface Activar pins SPI activada.
Información relacionada
- Ficha de datos de dispositivos de configuración cuádruple (EPCQ).
- Folla de datos de dispositivos de configuración en serie EPCQ-L
- Ficha de datos do dispositivo de configuración en serie EPCQ-A
- AN 720: simulando o bloque ASMI no seu deseño
Mapa de rexistro
Táboa 4. Mapa de rexistro
- Cada desprazamento de enderezos na seguinte táboa representa 1 palabra de espazo de enderezos de memoria.
- Todos os rexistros teñen un valor predeterminado de 0x0.
| Offset | Nome de rexistro | R/W | Nome do campo | Bit | Anchura | Descrición |
| 0 | WR_ACTIVAR | W | WR_ACTIVAR | 0 | 1 | Escriba 1 para activar a escritura. |
| 1 | WR_DESACTIVAR | W | WR_DESACTIVAR | 0 | 1 | Escribe 1 para desactivar a escritura. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Contén a información para escribir no rexistro de estado. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Contén a información da operación de rexistro de estado de lectura. |
| 4 | SECTOR_BORRAR | W | Valor do sector | 23:0
ou 31:0 |
24 ou
32 |
Contén o enderezo do sector que se vai borrar dependendo da densidade do dispositivo.(5) |
| 5 | SUBSECTOR_BORRAR | W | Valor do subsector | 23:0
ou 31:0 |
24 ou
32 |
Contén o enderezo do subsector que se vai borrar dependendo da densidade do dispositivo.(6) |
| 6 - 7 | Reservado | |||||
| 8 | CONTROL | W/R | SELECCIÓN DE CHIP | 7:4 | 4 | Selecciona o dispositivo flash. O valor predeterminado é 0, que se dirixe ao primeiro dispositivo flash. Para seleccionar o segundo dispositivo, establece o valor en 1, para seleccionar o terceiro dispositivo, establece o valor en 2. |
| Reservado | ||||||
| W/R | DESACTIVAR | 0 | 1 | Establece isto en 1 para desactivar os sinais SPI da IP poñendo todo o sinal de saída ao estado Z alto. | ||
| continuou… | ||||||
| Offset | Nome de rexistro | R/W | Nome do campo | Bit | Anchura | Descrición |
| Pódese usar para compartir bus con outros dispositivos. | ||||||
| 9 - 12 | Reservado | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | Valor NVCR | 15:0 | 16 | Escribe o valor no rexistro de configuración non volátil. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | Valor NVCR | 15:0 | 16 | Le o valor do rexistro de configuración non volátil |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Le o rexistro de estado da bandeira |
| 16 | CLR_FLAG_ STATUS REG | W | CLR_FLAG_ STATUS REG | 8 | 8 | Borra o rexistro de estado da bandeira |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Escribe 1 para borrar todo o chip (para dispositivos de matriz única).(7) |
| 18 | DIE_BORRAR | W | DIE_BORRAR | 0 | 1 | Escribe 1 para borrar todo o troquel (para o dispositivo de pila).7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | Escribe 1 para entrar en modo de enderezo de 4 bytes |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Escribe 1 para saír do modo de enderezo de 4 bytes |
| 21 | SECTOR_PROTECT | W | Valor de protección do sector | 7:0 | 8 | Valor para escribir no rexistro de estado para protexer un sector. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Valor da capacidade de memoria | 7:0 | 8 | Contén a información do ID de capacidade de memoria. |
| 23 –
32 |
Reservado | |||||
Só precisa especificar calquera enderezo dentro do sector e a IP borrará ese sector en particular.
Só precisa especificar calquera enderezo dentro do subsector e a IP borrará ese subsector en particular.
Información relacionada
- Ficha de datos de dispositivos de configuración cuádruple (EPCQ).
- Folla de datos de dispositivos de configuración en serie EPCQ-L
- Ficha de datos do dispositivo de configuración en serie EPCQ-A
- Especificacións da interface Avalon
Operacións
As interfaces ASMI Parallel II Intel FPGA IP son compatibles coas interfaces de mapeo de memoria Avalon. Para obter máis detalles, consulte as especificacións de Avalon.
- Só tes que especificar calquera enderezo dentro do dado e a IP borrará ese dado en particular.
- Para os dispositivos EPCQ e EPCQ-L, o bit de protección do bloque son os bits [2:4] e [6] e o bit superior/inferior (TB) é o bit 5 do rexistro de estado. Para dispositivos EPCQ-A. o bit de protección do bloque é o bit [2:4] e o bit TB é o bit 5 do rexistro de estado.
Información relacionada
- Especificacións da interface Avalon
Control de operacións de rexistro de estado
Podes realizar unha lectura ou escritura a un desprazamento de enderezo específico mediante o Rexistro de estado de control (CSR).
Para executar a operación de lectura ou escritura para o rexistro de estado de control, siga estes pasos:
- Afirma o sinal avl_csr_write ou avl_csr_read mentres o
O sinal avl_csr_waitrequest é baixo (se o sinal de waitrequest é alto, o sinal avl_csr_write ou avl_csr_read debe manterse alto ata que o sinal de waitrequest baixe). - Ao mesmo tempo, establece o valor do enderezo no bus avl_csr_address. Se é unha operación de escritura, configure os datos do valor no bus avl_csr_writedata xunto co enderezo.
- Se se trata dunha transacción de lectura, agarde ata que o sinal avl_csr_readdatavalid se afirme como alto para recuperar os datos lidos.
- Para as operacións que requiren que o valor de escritura parpadee, primeiro debes realizar a operación de habilitación de escritura.
- Debes ler o rexistro de estado da bandeira cada vez que emitas un comando de escritura ou borrado.
- Se se usan varios dispositivos flash, debe escribir no rexistro de selección de chip para seleccionar a selección de chip correcta antes de realizar calquera operación no dispositivo flash específico.
Figura 2. Forma de onda do rexistro de capacidade de memoria de lectura Example
Figura 3. Write Enable Register Waveform Example
Operacións de memoria
A interface de memoria IP ASMI Parallel II Intel FPGA admite a explosión e o acceso directo á memoria flash. Durante o acceso directo á memoria flash, a IP realiza os seguintes pasos para permitirche realizar calquera operación de lectura ou escritura directa:
- Activación de escritura para a operación de escritura
- Comprobe o rexistro de estado da bandeira para asegurarse de que a operación se completou no flash
- Solte o sinal de solicitude de espera cando finalice a operación
As operacións de memoria son similares ás operacións da interface de mapeo de memoria de Avalon. Debes establecer o valor correcto no bus de enderezos, escribir datos se se trata dunha transacción de escritura, levar o valor de conta de ráfagas a 1 para a transacción única ou o valor de conta de ráfagas desexado e activar o sinal de escritura ou lectura.
Figura 4. Forma de onda de ráfaga de escritura de 8 palabras Example
Figura 5. Forma de onda de ráfaga de lectura de 8 palabras Example
Figura 6. Escritura de 1 byte byteenable = 4'b0001 Forma de onda Example
Caso de uso IP ASMI Parallel II Intel FPGA Examples
O caso de uso exampos usan ASMI Parallel II IP e JTAG-a Avalon Master para realizar operacións de acceso flash, como ler ID de silicio, ler memoria, escribir memoria, borrar sector, protexer sector, borrar o rexistro de estado da bandeira e escribir nvcr.
Para executar o examples, debe configurar a FPGA. Siga estes pasos:
- Configure o FPGA baseado no sistema Platform Designer como se mostra na seguinte figura.
Figura 7. Sistema de deseñador de plataformas que mostra a ASMI Parallel II IP e JTAG-ao Mestre Avalon
- Garda o seguinte script TCL no mesmo directorio que o teu proxecto. Nomee o script como epcq128_access.tcl, por exemploample.
- Iniciar a consola do sistema. Na consola, obtén o script usando "source epcq128_access.tcl".
Example 1: Le o Silicon ID dos dispositivos de configuración
Example 2: Le e escribe unha palabra de datos no enderezo H'40000000
Example 3: Borrar Sector 64
Example 4: Realizar Sector Protect en Sectores (0 a 127)
Example 5: Ler e borrar o rexistro de estado da bandeira
Example 6: Ler e escribir nvcr
Arquivos da guía de usuario de ASMI Parallel II Intel FPGA IP
As versións IP son as mesmas que as versións do software Intel Quartus Prime Design Suite ata a v19.1. Desde a versión 19.2 ou posterior do software Intel Quartus Prime Design Suite, os núcleos IP teñen un novo esquema de versión IP.
Se non aparece unha versión do núcleo de IP, aplicarase a guía de usuario da versión principal de IP anterior.
| Versión Intel Quartus Prime | Versión IP Core | Guía de usuario |
| 17.0 | 17.0 | Guía de usuario de Altera ASMI Parallel II IP Core |
Historial de revisión de documentos para ASMI Parallel II Intel FPGA IP User Guide
| Versión do documento | Versión Intel Quartus Prime | Versión IP | Cambios |
| 2020.07.29 | 18.0 | 18.0 | • Actualizouse o título do documento a Guía de usuario de ASMI Parallel II Intel FPGA IP.
• Actualizado Táboa 2: Configuración de parámetros na sección Parámetros. |
| 2018.09.24 | 18.0 | 18.0 | • Engadida información sobre as aplicacións e soporte para o núcleo IP ASMI Parallel II Intel FPGA.
• Engadiuse unha nota para referirse ao Interfaz flash serie genérica Intel FPGA IP Core Guía de usuario. • Engadiu o Caso de uso ASMI Parallel II Intel FPGA IP Core Examples sección. |
| 2018.05.07 | 18.0 | 18.0 | • Cambiou o nome de núcleo IP Altera ASMI Parallel II a núcleo IP ASMI Parallel II Intel FPGA por cambio de marca de Intel.
• Engadido soporte para dispositivos EPCQ-A. • Engadiu unha nota ao sinal clk no Descrición de portos táboa. • Actualizouse a descrición do sinal qspi_scein no Descrición de portos táboa. • Engadiuse unha nota ao rexistro SECTOR_PROTECT no Mapa de rexistro táboa. • Actualizáronse os bits e o ancho dos rexistros SECTOR_ERASE e SUBSECTOR_ERASE no Mapa de rexistro táboa. • Actualizáronse os bits e o ancho de SECTOR_PROTECT rexistrarse no Mapa de rexistro táboa. |
| continuou… | |||
| Versión do documento | Versión Intel Quartus Prime | Versión IP | Cambios |
| • Actualizouse a descrición da opción CHIP SELECT do rexistro CONTROL no Mapa de rexistro táboa.
• Actualizáronse as notas ao pé dos rexistros SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE e DIE_ERASE no Mapa de rexistro táboa. • Actualizouse a descrición do vl_mem_addr sinal no Descrición de portos táboa. • Pequenas edicións editoriais. |
| Data | Versión | Cambios |
| Maio 2017 | 2017.05.08 | Lanzamento inicial. |
Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
*Outros nomes e marcas poden ser reclamados como propiedade doutros.
Documentos/Recursos
 |
Intel ASMI Parallel II Intel FPGA IP [pdfGuía do usuario ASMI Parallel II Intel FPGA IP, ASMI, Parallel II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
