ASMI Parallel II Intel FPGA IP
ASMI Parallel II Intel® FPGA IP-ak Intel FPGA konfigurazio gailuetarako sarbidea eskaintzen du, hau da, serie lauko konfigurazioa (EPCQ), bolumen baxua.tagSerie lauko konfigurazioa (EPCQ-L) eta EPCQ-A serieko konfigurazioa. IP hau erabil dezakezu aplikazioetarako kanpoko flash gailuetan datuak irakurtzeko eta idazteko, hala nola urruneko sistema eguneratzea eta SEU Sensitivity Map Header. File (.smh) biltegiratze.
ASMI Parallel Intel FPGA IP-k onartzen dituen funtzioez gain, ASMI Parallel II Intel FPGA IP-k ere onartzen du:
- Zuzeneko flash sarbidea (idazketa/irakurketa) Avalon® memoria-mapatutako interfazearen bidez.
- Kontrol-erregistroa beste eragiketetarako Avalon memoria-mapatutako interfazeko kontrol-egoera-erregistroaren (CSR) interfazearen bidez.
- Itzuli Avalon memoria-mapatutako interfazearen komando generikoak gailuaren komando-kodeetara.
ASMI Parallel II Intel FPGA IP Intel FPGA gailu familia guztietarako eskuragarri dago GPIO modua erabiltzen ari diren Intel MAX® 10 gailuetarako barne.
ASMI Parallel II Intel FPGA IP-ak EPCQ, EPCQ-L eta EPCQ-A gailuak soilik onartzen ditu. Hirugarrenen flash gailuak erabiltzen ari bazara, Intel FPGA IP Serieko Flash Interfaze Generikoa erabili behar duzu.
ASMI Parallel II Intel FPGA IP Intel Quartus® Prime software 17.0 bertsioan eta aurreragoetan onartzen da.
Lotutako informazioa
- Intel FPGA IP nukleoen hastapena
- Intel FPGA IP nukleo guztiei buruzko informazio orokorra eskaintzen du, IP nukleoak parametrizatzea, sortzea, berritzea eta simulatzea barne.
- Bertsioarekiko independenteak diren IP eta Qsys simulazio-scriptak sortzea
- Sortu softwarearen edo IP bertsioaren eguneratzeen eskuzko eguneraketak behar ez dituzten simulazio-scriptak.
- Proiektuak Kudeatzeko Praktika Egokienak
- Zure proiektuaren eta IParen kudeaketa eraginkorra eta eramangarritasunerako jarraibideak files.
- ASMI Parallel Intel FPGA IP Core Erabiltzailearen Gida
- Serieko Flash Interfaze Generikoa Intel FPGA IP Erabiltzailearen Gida
- Hirugarrenen flash gailuetarako laguntza eskaintzen du.
- AN 720: ASMI blokea zure diseinuan simulatzea
Argitaratze informazioa
IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IP nukleoek IP bertsioen eskema berria dute.
IP bertsioa (XYZ) zenbakia Intel Quartus Prime softwarearen bertsio batetik bestera alda daiteke. Aldaketa bat:
- X-k IParen berrikuspen garrantzitsu bat adierazten du. Intel Quartus Prime softwarea eguneratzen baduzu, IP birsortu behar duzu.
- Y-k IPak ezaugarri berriak dituela adierazten du. Sortu zure IPa eginbide berri hauek sartzeko.
- Z-k adierazten du IPak aldaketa txikiak dituela. Birsortu zure IP aldaketa hauek sartzeko.
1. taula. ASMI Parallel II Intel FPGA IP bertsioaren informazioa
| Elementua | Deskribapena |
| IP bertsioa | 18.0 |
| Intel Quartus Prime Pro Edition bertsioa | 18.0 |
| Argitaratze data | 2018.05.07 |
Portuak
1. Irudia Portuen bloke-diagrama
2. taula. Portuen deskribapena
| Seinalea | Zabalera | Norabidea | Deskribapena |
| Avalon Memory-Mapped Slave Interface for CSR (avl_csr) | |||
| avl_csr_addr | 6 | Sarrera | Avalon memorian mapatutako interfazearen helbide-busa. Helbide-busa hitz-helbidean dago. |
| avl_csr_read | 1 | Sarrera | Avalon memoria-mapatutako interfazea irakurtzeko kontrola CSRra. |
| avl_csr_rddata | 32 | Irteera | Avalon memoria-mapatutako interfazeak datu-busa irakurri du CSR-tik. |
| avl_csr_write | 1 | Sarrera | Avalon memoria-mapatutako interfazearen idazketa kontrola CSRra. |
| avl_csr_writedata | 32 | Sarrera | Avalon memorian mapatutako interfazea idatzi datuen busa CSRra. |
| avl_csr_waitrequest | 1 | Irteera | Avalon memorian mapatutako interfazearen itxarote-eskaeraren kontrola CSR-tik. |
| avl_csr_rddata_valid | 1 | Irteera | Avalon memoria-mapatutako interfazea irakurtzeko datuak baliozkoak adierazten duten CSR irakurritako datuak eskuragarri daudela adierazten dute. |
| Memoria Sarbiderako Avalon Memory-Mapped Slave Interface (avl_ mem) | |||
| avl_mem_write | 1 | Sarrera | Avalon memoria-mapatutako interfazearen idazketa kontrola memorian |
| avl_mem_burstcount | 7 | Sarrera | Avalon memoria-mapatutako interfazearen eztanda-zenbaketa memoriarako. Balioa 1etik 64ra bitartekoa (orriaren gehienezko tamaina). |
| avl_mem_waitrequest | 1 | Irteera | Avalon memorian mapatutako interfazearen itxarote-eskaeraren kontrola memoriatik. |
| avl_mem_read | 1 | Sarrera | Avalon memorian mapatutako interfazea irakurtzeko kontrola memorian |
| avl_mem_addr | N | Sarrera | Avalon memorian mapatutako interfazearen helbide-busa. Helbide-busa hitz-helbidean dago.
Helbidearen zabalera erabilitako flash memoria-dentsitatearen araberakoa da. |
| avl_mem_writedata | 32 | Sarrera | Avalon memorian mapatutako interfazea idazteko datu-busa memorian |
| avl_mem_readddata | 32 | Irteera | Avalon memorian mapatutako interfazeak memoriatik datu-busa irakurtzen du. |
| avl_mem_rddata_valid | 1 | Irteera | Avalon memoria-mapatutako interfazea baliozko irakurketa-datuak, memoria-irakurtutako datuak eskuragarri daudela adierazten dutenak. |
| avl_mem_byteenble | 4 | Sarrera | Avalon memoria-mapatutako interfazeak idazteko datuak gaitzen ditu busa memoriara. Lehertzeko moduan, byteenable busa logiko altua izango da, 4'b1111. |
| Erlojua eta berrezarri | |||
| clk | 1 | Sarrera | Sarrera erlojua IPa erlojua egiteko. (1) |
| berrezarri_n | 1 | Sarrera | Berrezartze asinkronoa IPa berrezartzeko.(2) |
| Eroaleen Interfazea(3) | |||
| fqspi_dataout | 4 | Bidirekzionala | Sarrera edo irteerako ataka flash gailuko datuak elikatzeko. |
| jarraitu… | |||
| Seinalea | Zabalera | Norabidea | Deskribapena |
| qspi_dclk | 1 | Irteera | Erlojuaren seinalea eskaintzen dio flash gailuari. |
| qspi_scein | 1 | Irteera | ncs seinalea eskaintzen dio flash gailuari.
Stratix® V, Arria® V, Cyclone® V eta gailu zaharragoak onartzen ditu. |
| 3 | Irteera | ncs seinalea eskaintzen dio flash gailuari.
Intel Arria 10 eta Intel Cyclone 10 GX gailuak onartzen ditu. |
- Erlojuaren maiztasuna 50 MHz txikiagoa edo berdina ezar dezakezu.
- Eutsi seinaleari gutxienez erloju-ziklo bat IPa berrezartzeko.
- Eskuragarri Desgaitu serie aktiboko interfaze parametroa gaitzen duzunean.
Lotutako informazioa
- Quad-Serial Configuration (EPCQ) Gailuen Fitxa
- EPCQ-L serieko konfigurazio gailuen fitxa teknikoa
- EPCQ-A serieko konfigurazio-gailuaren datu-orria
Parametroak
3. taula. Parametroen ezarpenak
| Parametroa | Balore juridikoak | Deskribapenak |
| Konfigurazio gailu mota | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128 | Erabili nahi duzun EPCQ, EPCQ-L edo EPCQ-A gailu mota zehazten du. |
| Aukeratu I/O modua | NORMAL ESTANDARRA DUAL QUAD | Datuen zabalera hedatua hautatzen du Irakurketa azkarra eragiketa gaitzen duzunean. |
| Desgaitu serie aktiboko interfaze dedikatua | — | ASMIBLOCK seinaleak zure diseinuaren maila gorenera bideratzen ditu. |
| Gaitu SPI pinen interfazea | — | ASMIBLOCK seinaleak SPI pin interfazera itzultzen ditu. |
| Gaitu flash simulazio-eredua | — | Simulaziorako EPCQ 1024 simulazio-eredu lehenetsia erabiltzen du. Hirugarrenen flash gailu bat erabiltzen ari bazara, jo AN 720: ASMI blokea zure diseinuan simulatzea flash eredua ASMI blokearekin konektatzeko bilgarri bat sortzeko. |
| Erabilitako Chip Hautaketaren kopurua | 1
2(4) 3(4) |
Flashera konektatutako txip hautatzeko kopurua hautatzen du. |
- Intel Arria 10 gailuetan, Intel Cyclone 10 GX gailuetan eta Gaitu SPI pin interfazea gaituta duten beste gailu batzuetan soilik onartzen da.
Lotutako informazioa
- Quad-Serial Configuration (EPCQ) Gailuen Fitxa
- EPCQ-L serieko konfigurazio gailuen fitxa teknikoa
- EPCQ-A serieko konfigurazio-gailuaren datu-orria
- AN 720: ASMI blokea zure diseinuan simulatzea
Erregistratu Mapa
4. taula. Erregistro mapa
- Hurrengo taulako helbide-desplazamendu bakoitzak memoriako helbide-espazioko hitz bat adierazten du.
- Erregistro guztiek 0x0 balio lehenetsia dute.
| Desplazamendua | Erregistratu Izena | R/W | Eremuaren izena | Bit | Zabalera | Deskribapena |
| 0 | WR_GAITZEN | W | WR_GAITZEN | 0 | 1 | Idatzi 1 idazketa gaitzeko. |
| 1 | WR_DESABILI | W | WR_DESABILI | 0 | 1 | Idatzi 1 idazketa desgaitzeko. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Egoera erregistroan idazteko informazioa dauka. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Irakurketa egoera erregistroaren eragiketaren informazioa dauka. |
| 4 | SECTOR_ERASE | W | Sektorearen balioa | 23:0
edo 31:0 |
24 edo
32 |
Ezabatu beharreko sektorearen helbidea eduki gailuaren dentsitatearen arabera.(5) |
| 5 | SUBSECTOR_ERASE | W | Azpisektorearen balioa | 23:0
edo 31:0 |
24 edo
32 |
Gailuaren dentsitatearen arabera ezabatu beharreko azpisektorearen helbidea dauka.(6) |
| 6-7 | Erreserbatuta | |||||
| 8 | KONTROLA | W/R | TXIPA HAUTATU | 7:4 | 4 | Flash gailua hautatzen du. Balio lehenetsia 0 da, lehen flash gailura zuzenduta dagoena. Bigarren gailua hautatzeko, ezarri balioa 1ean, hirugarren gailua hautatzeko, ezarri balioa 2. |
| Erreserbatuta | ||||||
| W/R | DESGAITU | 0 | 1 | Ezarri hau 1ean IParen SPI seinaleak desgaitzeko irteerako seinale guztiak Z goi-egoeran jarriz. | ||
| jarraitu… | ||||||
| Desplazamendua | Erregistratu Izena | R/W | Eremuaren izena | Bit | Zabalera | Deskribapena |
| Hau autobusa beste gailu batzuekin partekatzeko erabil daiteke. | ||||||
| 9-12 | Erreserbatuta | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | NVCR balioa | 15:0 | 16 | Konfigurazio-erregistro ez-hegazkorrari balioa idazten du. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | NVCR balioa | 15:0 | 16 | Konfigurazio-erregistro ez-hegazkorren balioa irakurtzen du |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Bandera egoera erregistroa irakurtzen du |
| 16 | CLR_FLAG_ EGOERA REG | W | CLR_FLAG_ EGOERA REG | 8 | 8 | Bandaren egoera erregistroa garbitzen du |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Idatzi 1 txip osoa ezabatzeko (troketa bakarreko gailurako).(7) |
| 18 | DIE_ERASE | W | DIE_ERASE | 0 | 1 | Idatzi 1 trokel osoa ezabatzeko (pilatzeko trokelerako gailurako).(7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | Idatzi 1 4 byteko helbide moduan sartzeko |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Idatzi 1 4 byteko helbide modutik irteteko |
| 21 | SECTOR_PROTECT | W | Sektorea babesteko balioa | 7:0 | 8 | Sektore bat babesteko egoera erregistroan idazteko balioa. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Memoria-ahalmenaren balioa | 7:0 | 8 | Memoria edukieraren IDaren informazioa dauka. |
| 23-
32 |
Erreserbatuta | |||||
Sektoreko edozein helbide zehaztu behar duzu soilik eta IPak sektore jakin hori ezabatuko du.
Azpisektorearen barruko edozein helbide soilik zehaztu behar duzu eta IPak azpisektore jakin hori ezabatuko du.
Lotutako informazioa
- Quad-Serial Configuration (EPCQ) Gailuen Fitxa
- EPCQ-L serieko konfigurazio gailuen fitxa teknikoa
- EPCQ-A serieko konfigurazio-gailuaren datu-orria
- Avalon Interfazearen zehaztapenak
Eragiketak
ASMI Parallel II Intel FPGA IP interfazeak Avalon memoria-mapatutako interfazeak betetzen ditu. Xehetasun gehiago lortzeko, ikusi Avalon zehaztapenak.
- Dadoaren barruan edozein helbide zehaztu besterik ez duzu behar eta IPak ezabatu egingo du dado jakin hori.
- EPCQ eta EPCQ-L gailuetarako, bloke babesteko bit-a [2:4] eta [6] bit-a da eta goiko/beheko (TB) bit-a egoera-erregistroko 5. bit-a. EPCQ-A gailuetarako. bloke babesteko bit-a [2:4] bit-a da eta TB-ko bit-a egoera-erregistroko 5. bit-a.
Lotutako informazioa
- Avalon Interfazearen zehaztapenak
Kontrol Egoera Erregistro Eragiketak
Helbide-desplazamendu zehatz batean irakurtzeko edo idazteko bat egin dezakezu Kontrol-egoera-erregistroa (CSR) erabiliz.
Kontrol-egoeraren erregistroaren irakurketa edo idazketa eragiketa exekutatzeko, jarraitu urrats hauek:
- Egiaztatu avl_csr_write edo avl_csr_read seinalea bitartean
avl_csr_waitrequest seinalea baxua da (waitrequest seinalea altua bada, avl_csr_write edo avl_csr_read seinalea altu mantendu behar da waitrequest seinalea baxua izan arte). - Aldi berean, ezarri helbidearen balioa avl_csr_address busean. Idazteko eragiketa bada, ezarri balio-datuak avl_csr_writedata busean helbidearekin batera.
- Irakurritako transakzio bat bada, itxaron avl_csr_readdatavalid seinalea altua adierazi arte irakurritako datuak berreskuratzeko.
- Idazketa-balioa kentzeko eskatzen duten eragiketetarako, idazketa gaitzeko eragiketa egin behar duzu lehenik.
- Bandera-egoera erregistroa irakurri behar duzu idazteko edo ezabatzeko komando bat ematen duzun bakoitzean.
- Flash gailu anitz erabiltzen badira, txip hautatze erregistroan idatzi behar duzu txip hautaketa zuzena hautatzeko, flash gailu espezifikoari edozein eragiketa egin aurretik.
2. Irudia. Irakurri Memoria Edukiera Erregistroa Uhin forma Adibample
3. Irudia. Idatzi Gaitu Erregistroa Uhin forma Adibample
Memoria Eragiketak
ASMI Parallel II Intel FPGA IP memoria interfazeak leherketa eta zuzeneko flash memoriarako sarbidea onartzen du. Flash memoria zuzeneko sarbidean, IP-ak urrats hauek egiten ditu zuzeneko irakurketa edo idazketa eragiketa egin dezazun:
- Idazteko gaitzea idazketa eragiketarako
- Egiaztatu banderaren egoera erregistroa eragiketa flashean amaitu dela ziurtatzeko
- Askatu waitrequest seinalea eragiketa amaitzean
Memoria-eragiketak Avalon memoria-mapatutako interfaze-eragiketen antzekoak dira. Balio zuzena ezarri behar duzu helbide-busean, idatzi datuak idatzi-transakzio bat bada, leherketa-zenbaketa-balioa 1era eraman behar duzu transakzio bakarrerako edo nahi duzun leherketa-balioa eta idatzi edo irakurtzeko seinalea piztu.
4. Irudia 8-Word Write Burst Waveform Adibample
5. Irudia 8-Hitz irakurketa Burst Waveform Adibample
6. irudia. 1-byte idazketa byteenable = 4'b0001 Waveform Example
ASMI Parallel II Intel FPGA IP Erabilera kasua Adibamples
Erabilera kasua adibidezampASMI Parallel II IP eta J erabiltzen dituzteTAG-to-Avalon Masterra flash sarbide-eragiketak egiteko, hala nola, silizio ID irakurtzeko, irakurtzeko memoria, idazteko memoria, sektorea ezabatzeko, sektore babesteko, garbitu banderaren egoera erregistroa eta idazteko nvcr.
Ex. exekutatzekoamples, FPGA konfiguratu behar duzu. Jarraitu urrats hauek:
- Konfiguratu FPGA Platform Designer sisteman oinarrituta, hurrengo irudian erakusten den moduan.
7. Irudia Plataforma Diseinatzaileko Sistema ASMI Parallel II IP eta J erakusten dituTAG-to-Avalon Masterra
- Gorde TCL script hau zure proiektuaren direktorio berean. Izendatu scriptari epcq128_access.tcl adibidezample.
- Abiarazi sistema kontsola. Kontsolan, iturburu scripta "source epcq128_access.tcl" erabiliz.
Examp1: Irakurri konfigurazio gailuen Silicon IDa
Example 2: Irakurri eta idatzi datuen hitz bat H'40000000 helbidean
Example 3: Ezabatu 64. sektorea
Examp4. zenbakia: Egin Sector Babesa sektoreetan (0tik 127ra)
Example 5: Irakurri eta Garbitu Banderaren Egoera Erregistroa
Example 6: Irakurri eta Idatzi nvcr
ASMI Parallel II Intel FPGA IP Erabiltzailearen Gida Artxiboak
IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IP nukleoek IP bertsioen eskema berria dute.
IP core bertsio bat zerrendatzen ez bada, aurreko IP core bertsioaren erabiltzailearen gida aplikatuko da.
| Intel Quartus Prime bertsioa | IP Core bertsioa | Erabiltzailearen Gida |
| 17.0 | 17.0 | Altera ASMI Parallel II IP Core Erabiltzailearen Gida |
ASMI Parallel II Intel FPGA IP Erabiltzailearen Gidarako Dokumentuen Berrikuspen Historia
| Dokumentuaren bertsioa | Intel Quartus Prime bertsioa | IP bertsioa | Aldaketak |
| 2020.07.29 | 18.0 | 18.0 | • Dokumentuaren izenburua eguneratu da ASMI Parallel II Intel FPGA IP Erabiltzailearen Gida.
• Eguneratua 2. taula: Parametroen ezarpenak atalean Parametroak. |
| 2018.09.24 | 18.0 | 18.0 | • ASMI Parallel II Intel FPGA IP nukleoaren aplikazioei eta euskarriari buruzko informazioa gehitu da.
• Ohar bat gehitu da Serieko Flash Interfaze Generikoa Intel FPGA IP Core Erabiltzailearen Gida. • Gehitu du ASMI Parallel II Intel FPGA IP Core Erabilera kasua Adibamples atala. |
| 2018.05.07 | 18.0 | 18.0 | • Altera ASMI Parallel II IP nukleoa ASMI Parallel II Intel FPGA IP nukleoaren izena aldatu du, Intel birbranding bakoitzeko.
• EPCQ-A gailuetarako euskarria gehitu da. • Ohar bat gehitu zaio clk seinaleari Portuen Deskribapena mahaia. • qspi_scein seinalearen deskribapena eguneratu da Portuen Deskribapena mahaia. • Ohar bat gehitu da SECTOR_PROTECT erregistroan Erregistratu Mapa mahaia. • SECTOR_ERASE eta SUBSECTOR_ERASE erregistroen bit eta zabalera eguneratu ditu Erregistratu Mapa mahaia. • SECTOR_PROTECT-ren bit eta zabalera eguneratu dira izena eman Erregistratu Mapa mahaia. |
| jarraitu… | |||
| Dokumentuaren bertsioa | Intel Quartus Prime bertsioa | IP bertsioa | Aldaketak |
| • CONTROL erregistroko CHIP SELECT aukeraren deskribapena eguneratu da Erregistratu Mapa mahaia.
• SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE eta DIE_ERASE erregistroen oin-oharrak eguneratu ditu. Erregistratu Mapa mahaia. • vl_mem_addr-en deskribapena eguneratu da seinalean Portuen Deskribapena mahaia. • Aldaketa editorial txikiak. |
| Data | Bertsioa | Aldaketak |
| 2017ko maiatza | 2017.05.08 | Hasierako kaleratzea. |
Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik.
*Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.
Dokumentuak / Baliabideak
 |
Intel ASMI Paralelo II Intel FPGA IP [pdfErabiltzailearen gida ASMI Parallel II Intel FPGA IP, ASMI, Parallel II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
