ASMI Paralelo II Intel FPGA IP
O ASMI Parallel II Intel® FPGA IP fornece acesso aos dispositivos de configuração Intel FPGA, que são a configuração quad-serial (EPCQ), baixo voltage configuração serial quádrupla (EPCQ-L) e configuração serial EPCQ-A. Você pode usar esse IP para ler e gravar dados nos dispositivos flash externos para aplicativos, como atualização remota do sistema e cabeçalho do mapa de sensibilidade SEU File (.smh) armazenamento.
Além dos recursos suportados pelo ASMI Parallel Intel FPGA IP, o ASMI Parallel II Intel FPGA IP suporta adicionalmente:
- Acesso direto ao flash (gravação/leitura) por meio da interface mapeada em memória Avalon®.
- Registro de controle para outras operações por meio da interface de registro de status de controle (CSR) na interface mapeada em memória do Avalon.
- Traduza os comandos genéricos da interface mapeada em memória do Avalon em códigos de comando do dispositivo.
O ASMI Parallel II Intel FPGA IP está disponível para todas as famílias de dispositivos Intel FPGA, incluindo os dispositivos Intel MAX® 10 que usam o modo GPIO.
O ASMI Parallel II Intel FPGA IP suporta apenas os dispositivos EPCQ, EPCQ-L e EPCQ-A. Se estiver usando dispositivos flash de terceiros, você deve usar o Generic Serial Flash Interface Intel FPGA IP.
O ASMI Parallel II Intel FPGA IP é compatível com o software Intel Quartus® Prime versão 17.0 e posteriores.
Informações relacionadas
- Introdução aos núcleos IP Intel FPGA
- Fornece informações gerais sobre todos os núcleos IP Intel FPGA, incluindo parametrização, geração, atualização e simulação de núcleos IP.
- Criando scripts de simulação de IP e Qsys independentes de versão
- Crie scripts de simulação que não exijam atualizações manuais para atualizações de software ou versão de IP.
- Práticas recomendadas de gerenciamento de projetos
- Diretrizes para gerenciamento eficiente e portabilidade de seu projeto e IP files.
- Guia do usuário ASMI Parallel Intel FPGA IP Core
- Interface Serial Flash Genérica Intel FPGA IP Guia do Usuário
- Fornece suporte para dispositivos flash de terceiros.
- AN 720: Simulando o bloco ASMI em seu projeto
Informações de lançamento
As versões IP são iguais às versões do software Intel Quartus Prime Design Suite até v19.1. A partir do software Intel Quartus Prime Design Suite versão 19.2 ou posterior, os núcleos IP têm um novo esquema de versão IP.
O número da versão IP (XYZ) pode mudar de uma versão do software Intel Quartus Prime para outra. Uma mudança em:
- X indica uma revisão importante do IP. Se você atualizar seu software Intel Quartus Prime, deverá regenerar o IP.
- Y indica que o IP inclui novos recursos. Regenere seu IP para incluir esses novos recursos.
- Z indica que o IP inclui pequenas alterações. Regenere seu IP para incluir essas alterações.
Tabela 1. Informações de lançamento do IP ASMI Parallel II Intel FPGA
| Item | Descrição |
| Versão IP | 18.0 |
| Versão Intel Quartus Prime Pro Edition | 18.0 |
| Data de lançamento | 2018.05.07 |
Portos
Figura 1. Diagrama de blocos de portas
Tabela 2. Descrição das portas
| Sinal | Largura | Direção | Descrição |
| Interface Escrava Mapeada em Memória Avalon para CSR (avl_csr) | |||
| avl_csr_addr | 6 | Entrada | Barramento de endereços de interface mapeada em memória Avalon. O barramento de endereços está no endereçamento de palavras. |
| avl_csr_read | 1 | Entrada | A interface mapeada em memória do Avalon lê o controle para o CSR. |
| avl_csr_rddata | 32 | Saída | A interface mapeada em memória Avalon lê o barramento de dados do CSR. |
| avl_csr_write | 1 | Entrada | Controle de gravação da interface mapeada em memória do Avalon para o CSR. |
| avl_csr_writedata | 32 | Entrada | A interface mapeada em memória do Avalon grava o barramento de dados no CSR. |
| avl_csr_waitrequest | 1 | Saída | Avalon interface mapeada em memória waitrequest control do CSR. |
| avl_csr_rddata_valid | 1 | Saída | Dados de leitura da interface mapeada em memória do Avalon válidos que indicam que os dados de leitura do CSR estão disponíveis. |
| Interface Escrava Avalon Mapeada em Memória para Acesso à Memória (avl_ mem) | |||
| avl_mem_write | 1 | Entrada | Controle de gravação da interface mapeada em memória Avalon na memória |
| avl_mem_burstcount | 7 | Entrada | Contagem de intermitência da interface mapeada em memória do Avalon para a memória. O intervalo de valores de 1 a 64 (tamanho máximo da página). |
| avl_mem_waitrequest | 1 | Saída | Avalon interface mapeada em memória waitrequest control from the memory. |
| avl_mem_read | 1 | Entrada | A interface mapeada em memória do Avalon lê o controle para a memória |
| avl_mem_addr | N | Entrada | Barramento de endereços de interface mapeada em memória Avalon. O barramento de endereços está no endereçamento de palavras. A largura do endereço depende da densidade da memória flash usada. |
| avl_mem_writedata | 32 | Entrada | Interface mapeada em memória Avalon grava barramento de dados na memória |
| avl_mem_readddata | 32 | Saída | A interface mapeada em memória Avalon lê o barramento de dados da memória. |
| avl_mem_rddata_valid | 1 | Saída | Dados de leitura da interface mapeada em memória do Avalon válidos que indicam que os dados de leitura da memória estão disponíveis. |
| avl_mem_byteenble | 4 | Entrada | Dados de gravação da interface mapeada em memória do Avalon habilitam o barramento para a memória. Durante o modo de intermitência, o barramento de dez bytes será lógico alto, 4'b1111. |
| Relógio e Reiniciar | |||
| clk | 1 | Entrada | Relógio de entrada para cronometrar o IP. (1) |
| redefinir_n | 1 | Entrada | Redefinição assíncrona para redefinir o IP.(2) |
| Interface de Conduíte(3) | |||
| fqspi_dataout | 4 | Bidirecional | Porta de entrada ou saída para alimentar dados do dispositivo flash. |
| continuou… | |||
| Sinal | Largura | Direção | Descrição |
| qspi_dclk | 1 | Saída | Fornece sinal de relógio para o dispositivo flash. |
| qspi_scein | 1 | Saída | Fornece o sinal ncs para o dispositivo flash. Suporta Stratix® V, Arria® V, Cyclone® V e dispositivos mais antigos. |
| 3 | Saída | Fornece o sinal ncs para o dispositivo flash. Suporta dispositivos Intel Arria 10 e Intel Cyclone 10 GX. |
- Você pode definir a frequência do clock para menor ou igual a 50 MHz.
- Segure o sinal por pelo menos um ciclo de clock para redefinir o IP.
- Disponível quando você ativa o parâmetro Desativar interface serial ativa dedicada.
Informações relacionadas
- Folha de Dados de Dispositivos de Configuração Quad-Serial (EPCQ)
- Folha de Dados de Dispositivos de Configuração Serial EPCQ-L
- Folha de Dados do Dispositivo de Configuração Serial EPCQ-A
Parâmetros
Tabela 3. Configurações de Parâmetros
| Parâmetro | Valores Legais | Descrições |
| Tipo de dispositivo de configuração | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128A | Especifica o tipo de dispositivo EPCQ, EPCQ-L ou EPCQ-A que você deseja usar. |
| Escolha o modo de E/S | QUADRO DUPLO NORMAL PADRÃO | Seleciona a largura de dados estendida quando você ativa a operação de leitura rápida. |
| Desative a interface serial ativa dedicada | — | Roteia os sinais ASMIBLOCK para o nível superior do seu projeto. |
| Ativar interface de pinos SPI | — | Traduz os sinais ASMIBLOCK para a interface de pinos SPI. |
| Ativar modelo de simulação de flash | — | Usa o modelo de simulação EPCQ 1024 padrão para simulação. Se você estiver usando um dispositivo flash de terceiros, consulte AN 720: Simulando o bloco ASMI em seu projeto para criar um wrapper para conectar o modelo flash com o Bloco ASMI. |
| Número de Chip Select usado | 1 2(4) 3(4) | Seleciona o número de chip select conectado ao flash. |
- Suportado apenas em dispositivos Intel Arria 10, dispositivos Intel Cyclone 10 GX e outros dispositivos com a interface de pinos SPI ativada.
Informações relacionadas
- Folha de Dados de Dispositivos de Configuração Quad-Serial (EPCQ)
- Folha de Dados de Dispositivos de Configuração Serial EPCQ-L
- Folha de Dados do Dispositivo de Configuração Serial EPCQ-A
- AN 720: Simulando o bloco ASMI em seu projeto
Cadastre-se Mapa
Tabela 4. Mapa de Registros
- Cada deslocamento de endereço na tabela a seguir representa 1 palavra de espaço de endereço de memória.
- Todos os registradores têm um valor padrão de 0x0.
| Desvio | Nome de registro | Direito/Esquerdo | Nome do campo | Pedaço | Largura | Descrição |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Write 1 para ativar a gravação. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Write 1 para desativar a gravação. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Contém as informações a serem gravadas no registrador de status. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Contém as informações da operação de registro de status de leitura. |
| 4 | SECTOR_ERASE | W | Valor do Setor | 23:0 ou 31: 0 | 24 ou 32 | Conter o endereço do setor a ser apagado dependendo da densidade do dispositivo.(5) |
| 5 | SUBSECTOR_ERASE | W | Valor do subsetor | 23:0 ou 31: 0 | 24 ou 32 | Contém o endereço do subsetor a ser apagado dependendo da densidade do dispositivo.(6) |
| 6 – 7 | Reservado | |||||
| 8 | CONTROLAR | E/D | SELEÇÃO DE CHIP | 7:4 | 4 | Seleciona o dispositivo flash. O valor padrão é 0, que visa o primeiro dispositivo flash. Para selecionar o segundo dispositivo, defina o valor como 1, para selecionar o terceiro dispositivo, defina o valor como 2. |
| Reservado | ||||||
| E/D | DESATIVAR | 0 | 1 | Defina como 1 para desabilitar os sinais SPI do IP, colocando todos os sinais de saída no estado de Z alto. | ||
| continuou… | ||||||
| Desvio | Nome de registro | Direito/Esquerdo | Nome do campo | Pedaço | Largura | Descrição |
| Isso pode ser usado para compartilhar o barramento com outros dispositivos. | ||||||
| 9 – 12 | Reservado | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | valor NVCR | 15:0 | 16 | Grava o valor no registro de configuração não volátil. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | valor NVCR | 15:0 | 16 | Lê o valor do registro de configuração não volátil |
| 15 | RD_FLAG_STATUS_REG | R | RD_FLAG_STATUS_REG | 8 | 8 | Lê o registrador de status do sinalizador |
| 16 | CLR_FLAG_REGISTRO DE ESTADO | W | CLR_FLAG_REGISTRO DE ESTADO | 8 | 8 | Limpa o registro de status da bandeira |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Escreva 1 para apagar o chip inteiro (para dispositivo de molde único).(7) |
| 18 | DIE_ERASE | W | DIE_ERASE | 0 | 1 | Escreva 1 para apagar o dado inteiro (para o dispositivo de empilhamento de moldes).(7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | Escreva 1 para entrar no modo de endereço de 4 bytes |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Escreva 1 para sair do modo de endereço de 4 bytes |
| 21 | SECTOR_PROTECT | W | Valor de proteção do setor | 7:0 | 8 | Valor a ser gravado no registro de status para proteger um setor. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Valor da capacidade de memória | 7:0 | 8 | Contém as informações do ID da capacidade de memória. |
| 23 – 32 | Reservado | |||||
Você só precisa especificar qualquer endereço dentro do setor e o IP apagará esse setor específico.
Você só precisa especificar qualquer endereço dentro do subsetor e o IP apagará esse subsetor específico.
Informações relacionadas
- Folha de Dados de Dispositivos de Configuração Quad-Serial (EPCQ)
- Folha de Dados de Dispositivos de Configuração Serial EPCQ-L
- Folha de Dados do Dispositivo de Configuração Serial EPCQ-A
- Especificações da Interface Avalon
Operações
As interfaces ASMI Parallel II Intel FPGA IP são compatíveis com interface mapeada em memória Avalon. Para obter mais detalhes, consulte as especificações do Avalon.
- Você só precisa especificar qualquer endereço dentro do dado e o IP apagará esse dado em particular.
- Para dispositivos EPCQ e EPCQ-L, o bit de proteção de bloco é o bit [2:4] e [6] e o bit superior/inferior (TB) é o bit 5 do registrador de status. Para dispositivos EPCQ-A. o bit de proteção do bloco é o bit [2:4] e o bit TB é o bit 5 do registrador de status.
Informações relacionadas
- Especificações da Interface Avalon
Operações de registro de status de controle
Você pode executar uma leitura ou gravação em um deslocamento de endereço específico usando o registro de status de controle (CSR).
Para executar a operação de leitura ou escrita do registrador de status de controle, siga os seguintes passos:
- Afirme o sinal avl_csr_write ou avl_csr_read enquanto o
o sinal avl_csr_waitrequest está baixo (se o sinal waitrequest estiver alto, o sinal avl_csr_write ou avl_csr_read deve ser mantido alto até que o sinal waitrequest fique baixo). - Ao mesmo tempo, defina o valor do endereço no barramento avl_csr_address. Se for uma operação de gravação, defina os dados do valor no barramento avl_csr_writedata junto com o endereço.
- Se for uma transação de leitura, aguarde até que o sinal avl_csr_readdatavalid seja declarado alto para recuperar os dados de leitura.
- Para operações que exigem que o valor de gravação seja flash, primeiro você deve executar a operação de habilitação de gravação.
- Você deve ler o registro de status do sinalizador toda vez que emitir um comando de gravação ou exclusão.
- Se vários dispositivos flash forem usados, você deve gravar no registro de seleção de chip para selecionar o chip correto antes de executar qualquer operação no dispositivo flash específico.
Figura 2. Registro de capacidade de memória de leitura Forma de onda Example
Figura 3. Habilitação de Gravação Registrar Forma de Onda Example
Operações de memória
A interface de memória ASMI Parallel II Intel FPGA IP suporta rajada e acesso direto à memória flash. Durante o acesso direto à memória flash, o IP executa as seguintes etapas para permitir que você execute qualquer operação direta de leitura ou gravação:
- Habilitação de gravação para a operação de gravação
- Verifique o registro de status da bandeira para garantir que a operação foi concluída no flash
- Libere o sinal de solicitação de espera quando a operação for concluída
As operações de memória são semelhantes às operações de interface mapeada em memória do Avalon. Você deve definir o valor correto no barramento de endereços, gravar dados se for uma transação de gravação, direcionar o valor da contagem de burst para 1 para transação única ou o valor de contagem de burst desejado e acionar o sinal de gravação ou leitura.
Figura 4. Forma de onda de rajada de gravação de 8 palavras Example
Figura 5. Forma de onda de rajada de leitura de 8 palavras Example
Figura 6. 1-Byte Write byteenable = 4'b0001 Waveform Example
ASMI Paralelo II Intel FPGA IP Caso de uso Exampos
O caso de uso examparquivos usam ASMI Parallel II IP e JTAG-to-Avalon Master para realizar operações de acesso flash, como ler ID de silício, ler memória, escrever memória, apagar setor, proteger setor, limpar registro de status de sinalizador e gravar nvcr.
Para executar o examples, você deve configurar o FPGA. Siga esses passos:
- Configure o FPGA com base no sistema Platform Designer conforme mostrado na figura a seguir.
Figura 7. Sistema de designer de plataforma mostrando o ASMI Parallel II IP e JTAG-para-Mestre de Avalon
- Salve o seguinte script TCL no mesmo diretório do seu projeto. Nomeie o script como epcq128_access.tcl para exampeu.
- Inicie o console do sistema. No console, crie o script usando “source epcq128_access.tcl”.
Example 1: Leia o Silicon ID dos dispositivos de configuração
Example 2: Ler e gravar uma palavra de dados no endereço H'40000000
Example 3: Apagar Setor 64
Example 4: Executar Sector Protect at Sectors (0 to 127)
Example 5: Ler e limpar o registro de status do sinalizador
Example 6: Ler e Escrever nvcr
Arquivos do guia do usuário ASMI Parallel II Intel FPGA IP
As versões IP são iguais às versões do software Intel Quartus Prime Design Suite até v19.1. A partir do software Intel Quartus Prime Design Suite versão 19.2 ou posterior, os núcleos IP têm um novo esquema de versão IP.
Se uma versão de núcleo de IP não estiver listada, aplica-se o guia do usuário da versão de núcleo de IP anterior.
| Versão Intel Quartus Prime | Versão do núcleo IP | Guia do usuário |
| 17.0 | 17.0 | Guia do usuário Altera ASMI Parallel II IP Core |
Histórico de revisão do documento para o guia do usuário ASMI Parallel II Intel FPGA IP
| Versão do documento | Versão Intel Quartus Prime | Versão IP | Mudanças |
| 2020.07.29 | 18.0 | 18.0 | • Atualizado o título do documento para ASMI Parallel II Intel FPGA IP Guia do usuário. • Atualizada Tabela 2: Configurações de Parâmetros na seção Parâmetros. |
| 2018.09.24 | 18.0 | 18.0 | • Adicionadas informações sobre os aplicativos e suporte para o núcleo ASMI Parallel II Intel FPGA IP. • Adicionada uma nota para se referir ao Guia do usuário da interface flash serial genérica Intel FPGA IP Core. • Adicionado o ASMI Parallel II Intel FPGA IP Core Caso de uso Exampos seção. |
| 2018.05.07 | 18.0 | 18.0 | • Renomeado Altera ASMI Parallel II IP core para ASMI Parallel II Intel FPGA IP core por rebranding da Intel. • Adicionado suporte para dispositivos EPCQ-A. • Adicionada uma nota ao sinal clk no Descrição das portas mesa. • Atualizada a descrição do sinal qspi_scein no Descrição das portas mesa. • Adicionada uma observação ao registro SECTOR_PROTECT no Cadastre-se Mapa mesa. • Atualizado o bit e a largura dos registros SECTOR_ERASE e SUBSECTOR_ERASE no Cadastre-se Mapa mesa. • Atualizado o bit e largura para SECTOR_PROTECT cadastre-se no Cadastre-se Mapa mesa. |
| continuou… | |||
| Versão do documento | Versão Intel Quartus Prime | Versão IP | Mudanças |
| • Atualizada a descrição da opção CHIP SELECT do registro CONTROL no Cadastre-se Mapa mesa. • Atualizadas as notas de rodapé para os registros SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE e DIE_ERASE no Cadastre-se Mapa mesa. • Atualizada a descrição para o vl_mem_addr sinal no Descrição das portas mesa. • Pequenas edições editoriais. |
| Data | Versão | Mudanças |
| Maio de 2017 | 2017.05.08 | Lançamento inicial. |
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Documentos / Recursos
 | Intel ASMI Paralelo II Intel FPGA IP [pdf] Guia do Usuário ASMI Paralela II Intel FPGA IP, ASMI, Paralela II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
