ASMI 병렬 II 인텔 FPGA IP
ASMI Parallel II Intel® FPGA IP는 EPCQ(4중 직렬 구성), 저용량 Intel FPGA 구성 장치에 대한 액세스를 제공합니다.tage 쿼드 직렬 구성(EPCQ-L) 및 EPCQ-A 직렬 구성. 이 IP를 사용하여 원격 시스템 업데이트 및 SEU 민감도 맵 헤더와 같은 애플리케이션을 위해 외부 플래시 장치에 데이터를 읽고 쓸 수 있습니다. File (.smh) 저장.
ASMI Parallel Intel FPGA IP에서 지원하는 기능 외에도 ASMI Parallel II Intel FPGA IP는 다음을 추가로 지원합니다.
- Avalon® 메모리 매핑 인터페이스를 통한 직접 플래시 액세스(쓰기/읽기).
- Avalon 메모리 매핑 인터페이스의 CSR(제어 상태 레지스터) 인터페이스를 통해 다른 작업을 위한 제어 레지스터입니다.
- Avalon 메모리 매핑 인터페이스의 일반 명령을 장치 명령 코드로 변환합니다.
ASMI Parallel II Intel FPGA IP는 GPIO 모드를 사용하는 Intel MAX® 10 장치를 포함한 모든 Intel FPGA 장치 제품군에 사용할 수 있습니다.
ASMI Parallel II Intel FPGA IP는 EPCQ, EPCQ-L 및 EPCQ-A 장치만 지원합니다. 타사 플래시 장치를 사용하는 경우 일반 직렬 플래시 인터페이스 Intel FPGA IP를 사용해야 합니다.
ASMI Parallel II Intel FPGA IP는 Intel Quartus® Prime 소프트웨어 버전 17.0 이상에서 지원됩니다.
관련 정보
- 인텔 FPGA IP 코어 소개
- IP 코어 매개변수화, 생성, 업그레이드 및 시뮬레이션을 포함하여 모든 인텔 FPGA IP 코어에 대한 일반 정보를 제공합니다.
- 버전 독립적인 IP 및 Qsys 시뮬레이션 스크립트 생성
- 소프트웨어 또는 IP 버전 업그레이드를 위한 수동 업데이트가 필요하지 않은 시뮬레이션 스크립트를 생성합니다.
- 프로젝트 관리 모범 사례
- 프로젝트 및 IP의 효율적인 관리 및 이식성을 위한 지침 files.
- ASMI 병렬 Intel FPGA IP 코어 사용자 가이드
- 일반 직렬 플래시 인터페이스 Intel FPGA IP 사용자 가이드
- 타사 플래시 장치에 대한 지원을 제공합니다.
- AN 720: 설계에서 ASMI 블록 시뮬레이션
출시 정보
IP 버전은 v19.1까지의 Intel Quartus Prime Design Suite 소프트웨어 버전과 동일합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2 이상부터 IP 코어에 새로운 IP 버전 체계가 적용됩니다.
IP 버전(XYZ) 번호는 Intel Quartus Prime 소프트웨어 버전마다 변경될 수 있습니다. 변경사항:
- X는 IP의 주요 개정판을 나타냅니다. Intel Quartus Prime 소프트웨어를 업데이트하는 경우 IP를 다시 생성해야 합니다.
- Y는 IP에 새로운 기능이 포함되어 있음을 나타냅니다. 이러한 새로운 기능을 포함하도록 IP를 재생성하십시오.
- Z는 IP에 사소한 변경이 포함되어 있음을 나타냅니다. 이러한 변경 사항을 포함하려면 IP를 재생성하십시오.
표 1. ASMI 병렬 II Intel FPGA IP 릴리스 정보
| 목 | 설명 |
| IP 버전 | 18.0 |
| 인텔 Quatus 프라임 프로 에디션 버전 | 18.0 |
| 출시일 | 2018.05.07 |
포트
그림 1. 포트 블록 다이어그램
표 2. 포트 설명
| 신호 | 너비 | 방향 | 설명 |
| CSR용 Avalon 메모리 매핑 슬레이브 인터페이스(avl_csr) | |||
| avl_csr_addr | 6 | 입력 | Avalon 메모리 매핑 인터페이스 주소 버스. 주소 버스는 워드 주소 지정 방식입니다. |
| avl_csr_read | 1 | 입력 | Avalon 메모리 매핑 인터페이스는 CSR에 대한 읽기 제어를 제공합니다. |
| avl_csr_rddata | 32 | 산출 | Avalon 메모리 매핑 인터페이스는 CSR에서 데이터 버스를 읽습니다. |
| avl_csr_write | 1 | 입력 | Avalon 메모리 매핑 인터페이스는 CSR에 대한 쓰기 제어를 제공합니다. |
| avl_csr_writedata | 32 | 입력 | Avalon 메모리 매핑 인터페이스는 CSR에 데이터 버스를 씁니다. |
| avl_csr_waitrequest | 1 | 산출 | CSR의 Avalon 메모리 매핑 인터페이스 대기 요청 제어입니다. |
| avl_csr_rddata_valid | 1 | 산출 | CSR 읽기 데이터를 사용할 수 있음을 나타내는 유효한 Avalon 메모리 매핑 인터페이스 읽기 데이터입니다. |
| 메모리 액세스를 위한 Avalon 메모리 매핑 슬레이브 인터페이스(avl_ mem) | |||
| avl_mem_write | 1 | 입력 | Avalon 메모리 매핑 인터페이스는 메모리에 대한 쓰기 제어를 제공합니다. |
| avl_mem_burstcount | 7 | 입력 | 메모리에 대한 Avalon 메모리 매핑 인터페이스 버스트 수입니다. 값 범위는 1~64(최대 페이지 크기)입니다. |
| avl_mem_waitrequest | 1 | 산출 | Avalon 메모리 매핑 인터페이스는 메모리에서 대기 요청을 제어합니다. |
| avl_mem_read | 1 | 입력 | Avalon 메모리 매핑 인터페이스는 메모리에 대한 읽기 제어를 수행합니다. |
| avl_mem_addr | N | 입력 | Avalon 메모리 매핑 인터페이스 주소 버스. 주소 버스는 워드 주소 지정 방식입니다.
주소의 너비는 사용되는 플래시 메모리 밀도에 따라 달라집니다. |
| avl_mem_writedata | 32 | 입력 | Avalon 메모리 매핑 인터페이스는 데이터 버스를 메모리에 기록합니다. |
| avl_mem_readddata | 32 | 산출 | Avalon 메모리 매핑 인터페이스는 메모리에서 데이터 버스를 읽습니다. |
| avl_mem_rddata_valid | 1 | 산출 | 메모리 읽기 데이터를 사용할 수 있음을 나타내는 유효한 Avalon 메모리 매핑 인터페이스 읽기 데이터입니다. |
| avl_mem_byteenble | 4 | 입력 | Avalon 메모리 매핑 인터페이스 쓰기 데이터는 버스를 메모리로 활성화합니다. 버스트 모드 동안 바이트 가능 버스는 로직 하이(4'b1111)가 됩니다. |
| 시계 및 재설정 | |||
| 클락 | 1 | 입력 | IP의 클럭을 입력하려면 클럭을 입력하세요. (1) |
| 재설정_n | 1 | 입력 | IP를 재설정하기 위한 비동기 재설정.(2) |
| 도관 인터페이스(3) | |||
| fqspi_dataout | 4 | 양방향 | 플래시 장치에서 데이터를 공급하는 입력 또는 출력 포트입니다. |
| 계속되는… | |||
| 신호 | 너비 | 방향 | 설명 |
| qspi_dclk | 1 | 산출 | 플래시 장치에 클록 신호를 제공합니다. |
| qspi_scein | 1 | 산출 | 플래시 장치에 ncs 신호를 제공합니다.
Stratix® V, Arria® V, Cyclone® V 및 이전 장치를 지원합니다. |
| 3 | 산출 | 플래시 장치에 ncs 신호를 제공합니다.
Intel Arria 10 및 Intel Cyclone 10 GX 장치를 지원합니다. |
- 클럭 주파수를 50MHz 이하로 설정할 수 있습니다.
- IP를 재설정하려면 최소 한 클럭 주기 동안 신호를 유지하세요.
- 전용 활성 직렬 인터페이스 비활성화 매개변수를 활성화한 경우 사용할 수 있습니다.
관련 정보
- EPCQ(4중 직렬 구성) 장치 데이터시트
- EPCQ-L 직렬 구성 장치 데이터시트
- EPCQ-A 직렬 구성 장치 데이터시트
매개변수
표 3. 매개변수 설정
| 매개변수 | 법적 가치 | 설명 |
| 구성 장치 유형 | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128A | 사용하려는 EPCQ, EPCQ-L 또는 EPCQ-A 장치 유형을 지정합니다. |
| I/O 모드 선택 | 일반 표준 듀얼 쿼드 | 빠른 읽기 작업을 활성화할 때 확장된 데이터 너비를 선택합니다. |
| 전용 활성 직렬 인터페이스 비활성화 | — | ASMIBLOCK 신호를 설계의 최상위 수준으로 라우팅합니다. |
| SPI 핀 인터페이스 활성화 | — | ASMIBLOCK 신호를 SPI 핀 인터페이스로 변환합니다. |
| 플래시 시뮬레이션 모델 활성화 | — | 시뮬레이션을 위해 기본 EPCQ 1024 시뮬레이션 모델을 사용합니다. 타사 플래시 장치를 사용하는 경우 다음을 참조하세요. AN 720: 설계에서 ASMI 블록 시뮬레이션 플래시 모델을 ASMI 블록과 연결하기 위한 래퍼를 생성합니다. |
| 사용된 칩 선택 수 | 1
2(4) 3(4) |
플래시에 연결된 칩 셀렉트 수를 선택합니다. |
- Intel Arria 10 장치, Intel Cyclone 10 GX 장치 및 SPI 핀 활성화 인터페이스가 활성화된 기타 장치에서만 지원됩니다.
관련 정보
- EPCQ(4중 직렬 구성) 장치 데이터시트
- EPCQ-L 직렬 구성 장치 데이터시트
- EPCQ-A 직렬 구성 장치 데이터시트
- AN 720: 설계에서 ASMI 블록 시뮬레이션
지도 등록
표 4. 레지스터 맵
- 다음 표의 각 주소 오프셋은 메모리 주소 공간의 1워드를 나타냅니다.
- 모든 레지스터의 기본값은 0x0입니다.
| 오프셋 | 등록 이름 | 읽기/쓰기 | 필드 이름 | 조금 | 너비 | 설명 |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | 쓰기 활성화를 수행하려면 1을 쓰십시오. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | 쓰기 비활성화를 수행하려면 1을 쓰십시오. |
| 2 | WR_상태 | W | WR_상태 | 7시 0분 | 8 | 상태 레지스터에 쓸 정보가 포함되어 있습니다. |
| 3 | RD_상태 | R | RD_상태 | 7시 0분 | 8 | 읽기 상태 레지스터 작업의 정보를 포함합니다. |
| 4 | SECTOR_ERASE | W | 부문 가치 | 23시 0분
또는 31:0 |
24 또는
32 |
장치 밀도에 따라 삭제될 섹터 주소를 포함합니다.(5) |
| 5 | 하위섹터_지우기 | W | 하위 부문 가치 | 23시 0분
또는 31:0 |
24 또는
32 |
장치 밀도에 따라 삭제될 하위 섹터 주소를 포함합니다.(6) |
| 6 – 7 | 예약된 | |||||
| 8 | 제어 | 승/우 | 칩 선택 | 7시 4분 | 4 | 플래시 장치를 선택합니다. 기본값은 0이며 첫 번째 플래시 장치를 대상으로 합니다. 두 번째 장치를 선택하려면 값을 1로 설정하고, 세 번째 장치를 선택하려면 값을 2로 설정합니다. |
| 예약된 | ||||||
| 승/우 | 장애를 입히다 | 0 | 1 | 모든 출력 신호를 high-Z 상태로 전환하여 IP의 SPI 신호를 비활성화하려면 이 값을 1로 설정합니다. | ||
| 계속되는… | ||||||
| 오프셋 | 등록 이름 | 읽기/쓰기 | 필드 이름 | 조금 | 너비 | 설명 |
| 이는 다른 장치와 버스를 공유하는 데 사용할 수 있습니다. | ||||||
| 9 – 12 | 예약된 | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | NVCR 값 | 15시 0분 | 16 | 비휘발성 구성 레지스터에 값을 씁니다. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | NVCR 값 | 15시 0분 | 16 | 비휘발성 구성 레지스터에서 값을 읽습니다. |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | 플래그 상태 레지스터를 읽습니다. |
| 16 | CLR_FLAG_ 상태 REG | W | CLR_FLAG_ 상태 REG | 8 | 8 | 플래그 상태 레지스터를 지웁니다. |
| 17 | 대량 삭제 | W | 대량 삭제 | 0 | 1 | 전체 칩을 지우려면 1을 씁니다(단일 다이 장치의 경우).(7) |
| 18 | DIE_ERASE | W | DIE_ERASE | 0 | 1 | 전체 다이를 지우려면 1을 씁니다(스택 다이 장치의 경우).(7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | 1바이트 주소 모드로 들어가려면 4을 쓰십시오. |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | 1바이트 주소 모드를 종료하려면 4을 씁니다. |
| 21 | SECTOR_PROTECT | W | 부문 보호 가치 | 7시 0분 | 8 | 섹터를 보호하기 위해 상태 레지스터에 쓰는 값입니다. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | 메모리 용량 값 | 7시 0분 | 8 | 메모리 용량 ID 정보를 포함합니다. |
| 23 –
32 |
예약된 | |||||
해당 섹터 내의 주소만 지정하면 IP가 해당 특정 섹터를 지웁니다.
하위 섹터 내의 주소만 지정하면 IP가 해당 특정 하위 섹터를 지웁니다.
관련 정보
- EPCQ(4중 직렬 구성) 장치 데이터시트
- EPCQ-L 직렬 구성 장치 데이터시트
- EPCQ-A 직렬 구성 장치 데이터시트
- Avalon 인터페이스 사양
운영
ASMI Parallel II Intel FPGA IP 인터페이스는 Avalon 메모리 매핑 인터페이스와 호환됩니다. 자세한 내용은 Avalon 사양을 참조하세요.
- 다이 내의 주소만 지정하면 IP가 해당 다이를 지웁니다.
- EPCQ 및 EPCQ-L 장치의 경우 블록 보호 비트는 비트 [2:4] 및 [6]이고 상단/하단(TB) 비트는 상태 레지스터의 비트 5입니다. EPCQ-A 장치의 경우. 블록 보호 비트는 비트 [2:4]이고 TB 비트는 상태 레지스터의 비트 5입니다.
관련 정보
- Avalon 인터페이스 사양
제어 상태 레지스터 작업
제어 상태 레지스터(CSR)를 사용하여 특정 주소 오프셋에 대한 읽기 또는 쓰기를 수행할 수 있습니다.
제어 상태 레지스터에 대한 읽기 또는 쓰기 작업을 실행하려면 다음 단계를 따르십시오.
- avl_csr_write 또는 avl_csr_read 신호를 활성화하는 동안
avl_csr_waitrequest 신호가 로우입니다(waitrequest 신호가 하이인 경우, avl_csr_write 또는 avl_csr_read 신호는 waitrequest 신호가 로우가 될 때까지 하이를 유지해야 합니다). - 동시에 avl_csr_address 버스에 주소 값을 설정합니다. 쓰기 작업인 경우 avl_csr_writedata 버스에 값 데이터를 주소와 함께 설정합니다.
- 읽기 트랜잭션인 경우 avl_csr_readdatavalid 신호가 높음으로 선언될 때까지 기다려 읽기 데이터를 검색합니다.
- 플래시에 쓰기 값이 필요한 작업의 경우 쓰기 활성화 작업을 먼저 수행해야 합니다.
- 쓰기 또는 지우기 명령을 실행할 때마다 플래그 상태 레지스터를 읽어야 합니다.
- 여러 플래시 장치를 사용하는 경우 특정 플래시 장치에 대한 작업을 수행하기 전에 칩 선택 레지스터에 기록하여 올바른 칩 선택을 선택해야 합니다.
그림 2. 메모리 용량 레지스터 파형 읽기 Example
그림 3. 쓰기 활성화 레지스터 파형 Example
메모리 작업
ASMI Parallel II Intel FPGA IP 메모리 인터페이스는 버스팅 및 직접 플래시 메모리 액세스를 지원합니다. 직접 플래시 메모리에 액세스하는 동안 IP는 다음 단계를 수행하여 직접 읽기 또는 쓰기 작업을 수행할 수 있도록 합니다.
- 쓰기 작업을 위한 쓰기 활성화
- 플래그 상태 레지스터를 확인하여 플래시에서 작업이 완료되었는지 확인하세요.
- 작업이 완료되면 waitrequest 신호를 해제합니다.
메모리 작업은 Avalon 메모리 매핑 인터페이스 작업과 유사합니다. 주소 버스에서 올바른 값을 설정하고, 쓰기 트랜잭션인 경우 데이터를 쓰고, 단일 트랜잭션의 경우 버스트 카운트 값을 1로 설정하거나 원하는 버스트 카운트 값을 설정하고 쓰기 또는 읽기 신호를 트리거해야 합니다.
그림 4. 8워드 쓰기 버스트 파형 Example
그림 5. 8단어 읽기 버스트 파형 Example
그림 6. 1바이트 쓰기 byteenable = 4'b0001 Waveform Example
ASMI 병렬 II Intel FPGA IP 사용 사례 Examp레
사용 사례 예amp파일은 ASMI Parallel II IP 및 J를 사용합니다.TAG-Avalon 마스터로 실리콘 ID 읽기, 메모리 읽기, 메모리 쓰기, 섹터 삭제, 섹터 보호, 플래그 상태 레지스터 지우기 및 nvcr 쓰기와 같은 플래시 액세스 작업을 수행합니다.
전을 실행하려면amp파일을 사용하려면 FPGA를 구성해야 합니다. 다음과 같이하세요:
- 다음 그림과 같이 Platform Designer 시스템을 기반으로 FPGA를 구성합니다.
그림 7. ASMI Parallel II IP 및 J를 보여주는 플랫폼 디자이너 시스템TAG-to-Avalon 마스터
- 프로젝트와 동일한 디렉터리에 다음 TCL 스크립트를 저장합니다. 예를 들어 스크립트 이름을 epcq128_access.tcl로 지정합니다.amp르.
- 시스템 콘솔을 시작합니다. 콘솔에서 "source epcq128_access.tcl"을 사용하여 스크립트를 소싱합니다.
Example 1: 구성 장치의 실리콘 ID 읽기
Example 2: 주소 H'40000000의 데이터 한 단어를 읽고 쓰기
Example 3: 섹터 64 지우기
Example 4: 섹터(0~127)에서 섹터 보호 수행
Example 5: 플래그 상태 레지스터 읽기 및 지우기
Example 6: nvcr 읽기 및 쓰기
ASMI Parallel II Intel FPGA IP 사용자 가이드 아카이브
IP 버전은 v19.1까지의 Intel Quartus Prime Design Suite 소프트웨어 버전과 동일합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2 이상부터 IP 코어에 새로운 IP 버전 체계가 적용됩니다.
IP core 버전이 목록에 없으면 이전 IP core 버전의 사용 설명서가 적용됩니다.
| 인텔 Quatus 프라임 버전 | IP 코어 버전 | 사용자 가이드 |
| 17.0 | 17.0 | Altera ASMI 병렬 II IP 코어 사용자 가이드 |
ASMI Parallel II Intel FPGA IP 사용자 가이드의 문서 개정 내역
| 문서 버전 | 인텔 Quatus 프라임 버전 | IP 버전 | 변화 |
| 2020.07.29 | 18.0 | 18.0 | • 문서 제목을 다음으로 업데이트했습니다. ASMI Parallel II Intel FPGA IP 사용 설명서.
• 업데이트됨 표 2: 매개변수 설정 섹션에서 매개변수. |
| 2018.09.24 | 18.0 | 18.0 | • ASMI Parallel II Intel FPGA IP 코어에 대한 애플리케이션 및 지원에 대한 정보가 추가되었습니다.
• 참고할 수 있는 메모를 추가했습니다. 일반 직렬 플래시 인터페이스 Intel FPGA IP 코어 사용자 가이드. • 다음을 추가했습니다. ASMI 병렬 II Intel FPGA IP 코어 사용 사례 Examp레 부분. |
| 2018.05.07 | 18.0 | 18.0 | • Intel 브랜드 변경에 따라 Altera ASMI Parallel II IP 코어의 이름이 ASMI Parallel II Intel FPGA IP 코어로 변경되었습니다.
• EPCQ-A 장치에 대한 지원이 추가되었습니다. • clk 신호에 메모를 추가했습니다. 포트 설명 테이블. • qspi_scein 신호에 대한 설명을 업데이트했습니다. 포트 설명 테이블. • SECTOR_PROTECT 레지스터에 메모를 추가했습니다. 지도 등록 테이블. • SECTOR_ERASE 및 SUBSECTOR_ERASE 레지스터의 비트와 너비를 업데이트했습니다. 지도 등록 테이블. • SECTOR_PROTECT의 비트와 너비를 업데이트했습니다. 에 등록하다 지도 등록 테이블. |
| 계속되는… | |||
| 문서 버전 | 인텔 Quatus 프라임 버전 | IP 버전 | 변화 |
| • CONTROL 레지스터의 CHIP SELECT 옵션에 대한 설명을 업데이트했습니다. 지도 등록 테이블.
• SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE 및 DIE_ERASE 레지스터에 대한 각주를 업데이트했습니다. 지도 등록 테이블. • vl_mem_addr에 대한 설명을 업데이트했습니다. 의 신호 포트 설명 테이블. • 사소한 편집 편집. |
| 날짜 | 버전 | 변화 |
| 2017년 XNUMX월 | 2017.05.08 | 최초 출시. |
인텔사. 판권 소유. 인텔, 인텔 로고 및 기타 인텔 마크는 인텔사 또는 그 자회사의 상표입니다. Intel은 Intel의 표준 보증에 따라 FPGA 및 반도체 제품의 성능을 현재 사양으로 보증하지만 언제든지 통지 없이 제품 및 서비스를 변경할 수 있는 권한을 보유합니다. 인텔은 인텔이 서면으로 명시적으로 동의한 경우를 제외하고 여기에 설명된 정보, 제품 또는 서비스의 응용 프로그램 또는 사용으로 인해 발생하는 책임을 지지 않습니다. 인텔 고객은 게시된 정보에 의존하기 전에 그리고 제품이나 서비스를 주문하기 전에 장치 사양의 최신 버전을 확인하는 것이 좋습니다.
*다른 이름과 브랜드는 다른 사람의 재산이라고 주장될 수 있습니다.
문서 / 리소스
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인텔 ASMI 병렬 II 인텔 FPGA IP [PDF 파일] 사용자 가이드 ASMI 병렬 II 인텔 FPGA IP, ASMI, 병렬 II 인텔 FPGA IP, II 인텔 FPGA IP, FPGA IP |
