ASMI Parallel II Intel FPGA IP
ASMI Parallel II Intel® FPGA IP ger åtkomst till Intel FPGA-konfigurationsenheterna, som är den fyrseriella konfigurationen (EPCQ), lågvolymtage quad-serial konfiguration (EPCQ-L) och EPCQ-A seriell konfiguration. Du kan använda denna IP för att läsa och skriva data till externa flashenheter för applikationer, såsom fjärrsystemuppdatering och SEU Sensitivity Map Header File (.smh) lagring.
Förutom de funktioner som stöds av ASMI Parallel Intel FPGA IP, stöder ASMI Parallel II Intel FPGA IP dessutom:
- Direkt flashåtkomst (skriv/läs) via Avalon®-minneskartat gränssnitt.
- Styrregister för andra operationer genom gränssnittet för kontrollstatusregistret (CSR) i Avalons minnesmappade gränssnitt.
- Översätt de generiska kommandona från Avalons minnesmappade gränssnitt till enhetskommandokoder.
ASMI Parallel II Intel FPGA IP är tillgänglig för alla Intel FPGA-enhetsfamiljer inklusive Intel MAX® 10-enheter som använder GPIO-läget.
ASMI Parallel II Intel FPGA IP stöder endast enheterna EPCQ, EPCQ-L och EPCQ-A. Om du använder flashenheter från tredje part måste du använda Generic Serial Flash Interface Intel FPGA IP.
ASMI Parallel II Intel FPGA IP stöds i programvaran Intel Quartus® Prime version 17.0 och senare.
Relaterad information
- Introduktion till Intel FPGA IP-kärnor
- Ger allmän information om alla Intel FPGA IP-kärnor, inklusive parametrering, generering, uppgradering och simulering av IP-kärnor.
- Skapa versionsoberoende IP- och Qsys-simuleringsskript
- Skapa simuleringsskript som inte kräver manuella uppdateringar för uppgraderingar av programvara eller IP-versioner.
- Best Practices för projektledning
- Riktlinjer för effektiv hantering och portabilitet av ditt projekt och IP files.
- ASMI Parallel Intel FPGA IP Core Användarhandbok
- Generic Serial Flash Interface Intel FPGA IP Användarhandbok
- Ger stöd för flashenheter från tredje part.
- AN 720: Simulering av ASMI-blocket i din design
Releaseinformation
IP-versioner är desamma som Intel Quartus Prime Design Suite-programvaruversioner upp till v19.1. Från Intel Quartus Prime Design Suite version 19.2 eller senare har IP-kärnor ett nytt IP-versionsschema.
IP-versionsnumret (XYZ) kan ändras från en Intel Quartus Prime-programversion till en annan. En förändring i:
- X indikerar en större revidering av IP. Om du uppdaterar din Intel Quartus Prime-programvara måste du återskapa IP:n.
- Y anger att IP-adressen innehåller nya funktioner. Återskapa din IP för att inkludera dessa nya funktioner.
- Z indikerar att IP-adressen innehåller mindre ändringar. Återskapa din IP för att inkludera dessa ändringar.
Tabell 1. ASMI Parallel II Intel FPGA IP Releaseinformation
| Punkt | Beskrivning |
| IP-version | 18.0 |
| Intel Quartus Prime Pro Edition-version | 18.0 |
| Releasedatum | 2018.05.07 |
Hamnar
Figur 1. Portblockdiagram
Tabell 2. Beskrivning av portar
| Signal | Bredd | Riktning | Beskrivning |
| Avalon minnesmappade slavgränssnitt för CSR (avl_csr) | |||
| avl_csr_addr | 6 | Input | Avalon minnesmappade gränssnittsadressbuss. Adressbussen är i ordadressering. |
| avl_csr_read | 1 | Input | Avalon minnesmappade gränssnitt läskontroll till CSR. |
| avl_csr_rddata | 32 | Produktion | Avalon minnesmappade gränssnitt läser databuss från CSR. |
| avl_csr_write | 1 | Input | Avalon minnesmappade gränssnitt skrivkontroll till CSR. |
| avl_csr_writedata | 32 | Input | Avalon minnesmappade gränssnitt skriver databuss till CSR. |
| avl_csr_waitrequest | 1 | Produktion | Avalon minnesmappade gränssnittskontroll från CSR. |
| avl_csr_rddata_valid | 1 | Produktion | Avalon minnesmappade gränssnitt läsdata giltig som indikerar att CSR-läsdata är tillgänglig. |
| Avalon minnesmappade slavgränssnitt för minnesåtkomst (avl_ mem) | |||
| avl_mem_write | 1 | Input | Avalon minnesmappade gränssnitt skrivkontroll till minnet |
| avl_mem_burstcount | 7 | Input | Avalon minnesmappade gränssnittsbursträkning för minnet. Värdet sträcker sig från 1 till 64 (maximal sidstorlek). |
| avl_mem_waitrequest | 1 | Produktion | Avalon minnesmappade gränssnittskontroll från minnet. |
| avl_mem_read | 1 | Input | Avalon minnesmappade gränssnitt läskontroll till minnet |
| avl_mem_addr | N | Input | Avalon minnesmappade gränssnittsadressbuss. Adressbussen är i ordadressering.
Adressens bredd beror på flashminnets täthet som används. |
| avl_mem_writedata | 32 | Input | Avalon minnesmappade gränssnitt skriver databuss till minnet |
| avl_mem_readddata | 32 | Produktion | Avalon minnesmappade gränssnitt läser databuss från minnet. |
| avl_mem_rddata_valid | 1 | Produktion | Avalon minnesmappade gränssnitt läsdata giltig som indikerar att minnesläsdata är tillgänglig. |
| avl_mem_byteenble | 4 | Input | Avalon minnesmappade gränssnitt för skrivdata möjliggör buss till minne. Under sprängläge kommer byteenable buss att vara logisk hög, 4'b1111. |
| Klocka och återställ | |||
| clk | 1 | Input | Mata in klocka för att klocka IP. (1) |
| reset_n | 1 | Input | Asynkron återställning för att återställa IP.(2) |
| Kanalgränssnitt(3) | |||
| fqspi_dataout | 4 | Dubbelriktad | In- eller utgångsport för att mata data från blixtenheten. |
| fortsatt… | |||
| Signal | Bredd | Riktning | Beskrivning |
| qspi_dclk | 1 | Produktion | Ger klocksignal till blixten. |
| qspi_scein | 1 | Produktion | Ger ncs-signalen till blixten.
Stöder Stratix® V, Arria® V, Cyclone® V och äldre enheter. |
| 3 | Produktion | Ger ncs-signalen till blixten.
Stöder Intel Arria 10 och Intel Cyclone 10 GX-enheter. |
- Du kan ställa in klockfrekvensen till lägre eller lika med 50 MHz.
- Håll signalen i minst en klockcykel för att återställa IP:n.
- Tillgängligt när du aktiverar parametern Disable dedicated Active Serial Interface.
Relaterad information
- Datablad för Quad-Serial Configuration (EPCQ) enheter
- Datablad för EPCQ-L seriell konfigurationsenheter
- Datablad för EPCQ-A seriell konfigurationsenhet
Parametrar
Tabell 3. Parameterinställningar
| Parameter | Juridiska värderingar | Beskrivningar |
| Typ av konfigurationsenhet | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ | Anger vilken EPCQ-, EPCQ-L- eller EPCQ-A-enhetstyp du vill använda. |
| Välj I/O-läge | NORMAL STANDARD DUBBEL QUAD | Väljer utökad databredd när du aktiverar snabbläsningsfunktionen. |
| Inaktivera dedikerat Active Serial-gränssnitt | — | Leder ASMIBLOCK-signalerna till den översta nivån i din design. |
| Aktivera SPI-stiftsgränssnitt | — | Översätter ASMIBLOCK-signalerna till SPI-stiftgränssnittet. |
| Aktivera blixtsimuleringsmodell | — | Använder standard EPCQ 1024 simuleringsmodell för simulering. Om du använder en extern blixtenhet, se AN 720: Simulering av ASMI-blocket i din design för att skapa ett omslag för att ansluta blixtmodellen med ASMI-blocket. |
| Antal marker som används | 1
2(4) 3(4) |
Väljer antalet marker som är anslutna till blixten. |
- Stöds endast i Intel Arria 10-enheter, Intel Cyclone 10 GX-enheter och andra enheter med aktiverat SPI-stiftsgränssnitt.
Relaterad information
- Datablad för Quad-Serial Configuration (EPCQ) enheter
- Datablad för EPCQ-L seriell konfigurationsenheter
- Datablad för EPCQ-A seriell konfigurationsenhet
- AN 720: Simulering av ASMI-blocket i din design
Registrera Karta
Tabell 4. Registerkarta
- Varje adressförskjutning i följande tabell representerar 1 ord minnesadressutrymme.
- Alla register har ett standardvärde på 0x0.
| Offset | Registrera Namn | R/W | Fältnamn | Bit | Bredd | Beskrivning |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Skriv 1 för att utföra skrivaktivering. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Skriv 1 för att göra skrivavstängning. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Innehåller information att skriva till statusregistret. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Innehåller information från lässtatusregistrets operation. |
| 4 | SECTOR_ERASE | W | Sektorns värde | 23:0
eller 31: 0 |
24 eller
32 |
Innehåller sektoradressen som ska raderas beroende på enhetens täthet.(5) |
| 5 | SUBSECTOR_ERASE | W | Undersektor Värde | 23:0
eller 31: 0 |
24 eller
32 |
Innehåller undersektoradressen som ska raderas beroende på enhetens täthet.(6) |
| 6 – 7 XNUMX | Reserverad | |||||
| 8 | KONTROLLERA | W/R | CHIP SELECT | 7:4 | 4 | Väljer blixtenhet. Standardvärdet är 0, vilket riktar sig till den första blixtenheten. För att välja den andra enheten, ställ in värdet på 1, för att välja den tredje enheten, ställ in värdet på 2. |
| Reserverad | ||||||
| W/R | INAKTIVERA | 0 | 1 | Ställ in detta på 1 för att inaktivera SPI-signalerna för IP:n genom att sätta alla utsignaler till högt Z-läge. | ||
| fortsatt… | ||||||
| Offset | Registrera Namn | R/W | Fältnamn | Bit | Bredd | Beskrivning |
| Detta kan användas för att dela buss med andra enheter. | ||||||
| 9 – 12 XNUMX | Reserverad | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | NVCR-värde | 15:0 | 16 | Skriver värde till icke-flyktigt konfigurationsregister. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | NVCR-värde | 15:0 | 16 | Läser värde från icke-flyktigt konfigurationsregister |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Läser flaggstatusregister |
| 16 | CLR_FLAG_ STATUS REG | W | CLR_FLAG_ STATUS REG | 8 | 8 | Rensar flaggstatusregistret |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Skriv 1 för att radera hela chippet (för enhet med en enda stans).(7) |
| 18 | DIE_ERASE | W | DIE_ERASE | 0 | 1 | Skriv 1 för att radera hela tärningen (för stack-die-enhet).(7) |
| 19 | 4BYTES_ADDR_SV | W | 4BYTES_ADDR_SV | 0 | 1 | Skriv 1 för att gå in i 4 bytes adressläge |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Skriv 1 för att avsluta 4 bytes adressläge |
| 21 | SECTOR_PROTECT | W | Sektorskyddsvärde | 7:0 | 8 | Värde att skriva till statusregistret för att skydda en sektor. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Minneskapacitetsvärde | 7:0 | 8 | Innehåller information om minneskapacitets-ID. |
| 23 –
32 |
Reserverad | |||||
Du behöver bara ange vilken adress som helst inom sektorn och IP:n raderar just den sektorn.
Du behöver bara ange någon adress inom undersektorn och IP:n raderar just den undersektorn.
Relaterad information
- Datablad för Quad-Serial Configuration (EPCQ) enheter
- Datablad för EPCQ-L seriell konfigurationsenheter
- Datablad för EPCQ-A seriell konfigurationsenhet
- Avalon gränssnittsspecifikationer
Operationer
ASMI Parallel II Intel FPGA IP-gränssnitt är Avalon minnesmappade gränssnitt kompatibla. För mer information, se Avalon-specifikationerna.
- Du behöver bara ange vilken adress som helst inom tärningen och IP:n raderar just den tärningen.
- För EPCQ- och EPCQ-L-enheter är blockskyddsbiten bit [2:4] och [6] och topp/botten-biten (TB) är bit 5 i statusregistret. För EPCQ-A-enheter. blockskyddsbiten är bit [2:4] och TB-biten är bit 5 i statusregistret.
Relaterad information
- Avalon gränssnittsspecifikationer
Kontrollstatus Register Operations
Du kan utföra en läsning eller skrivning till en specifik adressförskjutning med hjälp av kontrollstatusregistret (CSR).
Följ dessa steg för att utföra läs- eller skrivoperationen för kontrollstatusregistret:
- Bekräfta signalen avl_csr_write eller avl_csr_read medan
avl_csr_waitrequest-signalen är låg (om waitrequest-signalen är hög måste signalen avl_csr_write eller avl_csr_read hållas hög tills waitrequest-signalen blir låg). - Ställ samtidigt in adressvärdet på bussen avl_csr_address. Om det är en skrivoperation, ställ in värdedata på bussen avl_csr_writedata tillsammans med adressen.
- Om det är en lästransaktion, vänta tills signalen avl_csr_readdatavalid är hög för att hämta läsdata.
- För operationer som kräver att skrivvärdet blinkar måste du först utföra skrivaktiveringsoperationen.
- Du måste läsa flaggstatusregistret varje gång du utfärdar ett skriv- eller raderingskommando.
- Om flera flashenheter används måste du skriva till chipväljarregistret för att välja rätt chipval innan du utför någon åtgärd på den specifika flashenheten.
Figur 2. Läs minneskapacitetsregistervågform Example
Figur 3. Write Enable Register Waveform Example
Minnesoperationer
ASMI Parallel II Intel FPGA IP-minnesgränssnitt stöder bursting och direkt åtkomst till flashminne. Under direkt åtkomst till flashminnet utför IP:n följande steg för att du ska kunna utföra alla direkta läs- eller skrivoperationer:
- Skrivaktivering för skrivoperationen
- Kontrollera flaggstatusregistret för att säkerställa att operationen har slutförts vid blixten
- Släpp signalen för waitrequest när operationen är klar
Minnesoperationer liknar Avalons minnesmappade gränssnittsoperationer. Du måste ställa in rätt värde på adressbussen, skriva data om det är en skrivtransaktion, köra skurräknevärdet till 1 för en enskild transaktion eller ditt önskade skurräknevärde och trigga skriv- eller lässignalen.
Figur 4. 8-Word Write Burst Waveform Example
Figur 5. 8-ordsläsning Burst Waveform Example
Figur 6. 1-Byte Write byteenable = 4'b0001 Waveform Example
ASMI Parallel II Intel FPGA IP Användningsfall Examples
Användningsfallet examples använder ASMI Parallel II IP och JTAG-to-Avalon Master för att utföra flashåtkomstoperationer, såsom att läsa silikon-ID, läsminne, skrivminne, sektorradering, sektorskydd, rensa flaggstatusregister och skriv nvcr.
Att köra exetamples måste du konfigurera FPGA. Följ dessa steg:
- Konfigurera FPGA baserat på Platform Designer-systemet som visas i följande figur.
Figur 7. Plattformsdesignersystem som visar ASMI Parallel II IP och JTAG-till-Avalon Master
- Spara följande TCL-skript i samma katalog som ditt projekt. Namnge skriptet som epcq128_access.tcl till exempelample.
- Starta systemkonsolen. I konsolen, käll in skriptet genom att använda "source epcq128_access.tcl".
Exampdel 1: Läs Silicon ID för konfigurationsenheterna
Exampdel 2: Läs och skriv ett dataord på adress H'40000000
Exampdel 3: Radera sektor 64
Exampdel 4: Utför Sector Protect på Sectors (0 till 127)
Exampdel 5: Läs och rensa flaggstatusregister
Example 6: Läs och skriv nvcr
ASMI Parallel II Intel FPGA IP Användarhandbok Arkiv
IP-versioner är desamma som Intel Quartus Prime Design Suite-programvaruversioner upp till v19.1. Från Intel Quartus Prime Design Suite version 19.2 eller senare har IP-kärnor ett nytt IP-versionsschema.
Om en IP-kärnversion inte finns med i listan gäller användarhandboken för den tidigare IP-kärnversionen.
| Intel Quartus Prime-version | IP Core-version | Användarhandbok |
| 17.0 | 17.0 | Altera ASMI Parallel II IP Core Användarhandbok |
Dokumentversionshistorik för ASMI Parallel II Intel FPGA IP användarhandbok
| Dokumentversion | Intel Quartus Prime-version | IP-version | Ändringar |
| 2020.07.29 | 18.0 | 18.0 | • Uppdaterade dokumenttiteln till ASMI Parallel II Intel FPGA IP Användarhandbok.
• Uppdaterad Tabell 2: Parameterinställningar i avsnitt Parametrar. |
| 2018.09.24 | 18.0 | 18.0 | • Tillagd information om applikationer och stöd för ASMI Parallel II Intel FPGA IP-kärna.
• Lade till en anteckning för att hänvisa till Generic Serial Flash Interface Intel FPGA IP Core Användarhandbok. • Lade till ASMI Parallel II Intel FPGA IP Core Användningsfall Examples avsnitt. |
| 2018.05.07 | 18.0 | 18.0 | • Bytt namn till Altera ASMI Parallel II IP-kärna till ASMI Parallel II Intel FPGA IP-kärna per Intel-ommärkning.
• Tillagt stöd för EPCQ-A-enheter. • Lade till en anteckning till clk-signalen i Hamnar Beskrivning tabell. • Uppdaterade beskrivningen för qspi_scein-signalen i Hamnar Beskrivning tabell. • Lade till en anteckning till SECTOR_PROTECT-registret i Registrera Karta tabell. • Uppdaterade biten och bredden för SECTOR_ERASE- och SUBSECTOR_ERASE-registren i Registrera Karta tabell. • Uppdaterade biten och bredden för SECTOR_PROTECT registrera dig i Registrera Karta tabell. |
| fortsatt… | |||
| Dokumentversion | Intel Quartus Prime-version | IP-version | Ändringar |
| • Uppdaterade beskrivningen för CHIP SELECT-alternativet i CONTROL-registret i Registrera Karta tabell.
• Uppdaterade fotnoterna för registren SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE och DIE_ERASE i Registrera Karta tabell. • Uppdaterade beskrivningen för vl_mem_addr signal i Hamnar Beskrivning tabell. • Mindre redaktionella redigeringar. |
| Datum | Version | Ändringar |
| maj 2017 | 2017.05.08 | Initial release. |
Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar av alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på publicerad information och innan de beställer produkter eller tjänster.
*Andra namn och varumärken kan göras anspråk på att vara andras egendom.
Dokument/resurser
 |
intel ASMI Parallel II Intel FPGA IP [pdf] Användarhandbok ASMI Parallel II Intel FPGA IP, ASMI, Parallel II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
