ASMI Parallel II Intel FPGA IP
L'ASMI Parallel II Intel® FPGA IP furnisce l'accessu à i dispositi di cunfigurazione Intel FPGA, chì sò a configurazione quad-serial (EPCQ), low-vol.tage configurazione quad-serial (EPCQ-L), è configurazione seriale EPCQ-A. Pudete aduprà sta IP per leghje è scrive dati à i dispositi flash esterni per l'applicazioni, cum'è l'aghjurnamentu di u sistema remoto è l'intestazione di a mappa di sensibilità SEU. File (.smh) almacenamentu.
Oltre à e funzioni supportate da l'ASMI Parallel Intel FPGA IP, l'ASMI Parallel II Intel FPGA IP supporta in più:
- Accessu flash direttu (scrittura/lettura) attraversu l'interfaccia di mappa di memoria Avalon®.
- Registru di cuntrollu per altre operazioni attraversu l'interfaccia di u registru di u statu di cuntrollu (CSR) in l'interfaccia di mappa di memoria Avalon.
- Traduce i cumandamenti generici da l'interfaccia Avalon-mappata di memoria in codici di cumandamentu di u dispositivu.
L'ASMI Parallel II Intel FPGA IP hè dispunibule per tutte e famiglie di dispositivi Intel FPGA cumpresi i dispositi Intel MAX® 10 chì utilizanu u modu GPIO.
L'IP ASMI Parallel II Intel FPGA supporta solu i dispositi EPCQ, EPCQ-L è EPCQ-A. Sè vo aduprate i dispositi flash di terzu, duvete aduprà l'Interfaccia Serial Flash Generic Intel FPGA IP.
L'ASMI Parallel II Intel FPGA IP hè supportatu da a versione di u software Intel Quartus® Prime 17.0 è successive.
Information Related
- Introduzione à i Core IP Intel FPGA
- Fornisce infurmazione generale nantu à tutti i nuclei IP Intel FPGA, cumprese a parametrizzazione, a generazione, l'aghjurnamentu è a simulazione di i nuclei IP.
- Creazione di scripts di simulazione Qsys IP indipendenti da a versione
- Crea script di simulazione chì ùn necessitanu micca aghjurnamenti manuali per u software o l'aghjurnamenti di versione IP.
- Best Practices di Gestione di Prughjetti
- Linee guida per una gestione efficiente è portabilità di u vostru prughjettu è IP files.
- ASMI Parallel Intel FPGA IP Core User Guide
- Interfaccia Serial Flash Generica Intel FPGA IP User Guide
- Fornisce supportu per i dispositi flash di terze parti.
- AN 720: Simulazione di u Bloccu ASMI in u vostru Disegnu
L'infurmazione di liberazione
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.
U numeru di versione IP (XYZ) pò cambià da una versione di u software Intel Quartus Prime à l'altru. Un cambiamentu in:
- X indica una rivisione maiò di l'IP. Se aghjurnà u vostru software Intel Quartus Prime, deve rigenerate l'IP.
- Y indica chì l'IP include novi funziunalità. Rigenerate u vostru IP per include queste novi funziunalità.
- Z indica chì l'IP include cambiamenti minori. Rigenerate u vostru IP per include questi cambiamenti.
Tabella 1. ASMI Parallel II Intel FPGA IP Release Information
| Articulu | Descrizzione |
| Versione IP | 18.0 |
| Versione Intel Quartus Prime Pro Edition | 18.0 |
| Data di liberazione | 2018.05.07 |
Porti
Figura 1. Ports Block Diagram
Table 2. Ports Description
| Segnale | Larghezza | Direzzione | Descrizzione |
| Interfaccia Slave Mappata in Memoria Avalon per CSR (avl_csr) | |||
| avl_csr_addr | 6 | Input | Bus d'indirizzu di l'interfaccia Avalon mappata in memoria. L'indirizzu bus hè in l'indirizzu di parolla. |
| avl_csr_read | 1 | Input | L'interfaccia Avalon mappata in memoria di cuntrollu di lettura à u CSR. |
| avl_csr_rddata | 32 | Output | L'interfaccia Avalon mappata in memoria leghje u bus di dati da u CSR. |
| avl_csr_write | 1 | Input | U cuntrollu di scrittura di l'interfaccia Avalon mappata in memoria à u CSR. |
| avl_csr_writedata | 32 | Input | L'interfaccia Avalon mappata in memoria scrive u bus di dati in CSR. |
| avl_csr_waitrequest | 1 | Output | L'interfaccia Avalon mappata in memoria di u cuntrollu di a richiesta da a CSR. |
| avl_csr_rddata_valid | 1 | Output | L'interfaccia Avalon mappata in memoria di leghje dati validi chì indicanu chì i dati di lettura CSR sò dispunibili. |
| Interfaccia Slave Avalon Maped Memory per Accessu à Memoria (avl_ mem) | |||
| avl_mem_write | 1 | Input | U cuntrollu di scrittura di l'interfaccia Avalon mappata in memoria à a memoria |
| avl_mem_burstcount | 7 | Input | Avalon memoria-mappata interfaccia burst count per a memoria. U valore varieghja da 1 à 64 (dimensione massima di a pagina). |
| avl_mem_waitrequest | 1 | Output | Avalon interfaccia mapping memoria waitrequest cuntrollu da a memoria. |
| avl_mem_read | 1 | Input | L'interfaccia Avalon mappata in memoria di leghje u cuntrollu à a memoria |
| avl_mem_addr | N | Input | Bus d'indirizzu di l'interfaccia Avalon mappata in memoria. L'indirizzu bus hè in l'indirizzu di parolla.
A larghezza di l'indirizzu dipende da a densità di memoria flash utilizata. |
| avl_mem_writedata | 32 | Input | L'interfaccia Avalon mappata in memoria scrive un bus di dati à a memoria |
| avl_mem_readddata | 32 | Output | L'interfaccia Avalon mappata in memoria leghje bus di dati da a memoria. |
| avl_mem_rddata_valid | 1 | Output | Avalon interfaccia di memoria-mappata leghje dati validu chì indica chì i dati di lettura di memoria sò dispunibili. |
| avl_mem_byteenble | 4 | Input | L'interfaccia Avalon mappata in memoria di scrittura di dati permette l'autobus à a memoria. Durante u modu di scoppiu, l'autobus byteenable serà logicu altu, 4'b1111. |
| Clock è Reset | |||
| clk | 1 | Input | Input clock per fighjà l'IP. (1) |
| reset_n | 1 | Input | Reset asincronu per resettate l'IP. (2) |
| Interfaccia Conduit(3) | |||
| fqspi_dataout | 4 | Bidireziunale | U portu di ingressu o di output per alimentà e dati da u dispositivu flash. |
| cuntinuò… | |||
| Segnale | Larghezza | Direzzione | Descrizzione |
| qspi_dclk | 1 | Output | Fornisce signale di clock à u dispusitivu flash. |
| qspi_scein | 1 | Output | Fornisce u signale ncs à u dispusitivu flash.
Supporta Stratix® V, Arria® V, Cyclone® V è i dispositi più vechji. |
| 3 | Output | Fornisce u signale ncs à u dispusitivu flash.
Supporta i dispositi Intel Arria 10 è Intel Cyclone 10 GX. |
- Pudete stabilisce a freccia di u clock per bassu o uguale à 50 MHz.
- Mantene u signalu per almenu un ciclu di clock per resettate l'IP.
- Disponibile quandu attivate u paràmetru Disable dedicatu di l'interfaccia seriale attiva.
Information Related
- Scheda di dati di i dispositi di Configurazione Quad-Serial (EPCQ).
- EPCQ-L Scheda dati di i dispositi di cunfigurazione seriale
- EPCQ-A Scheda dati di u dispositivu di cunfigurazione seriale
Parametri
Table 3. Settings Parameter
| Parametru | Valori Legali | Descrizzioni |
| Tipu di dispusitivu di cunfigurazione | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ | Specifica u tipu di dispusitivu EPCQ, EPCQ-L, o EPCQ-A chì vulete usà. |
| Sceglite u modu I/O | NORMAL STANDARD DUAL QUAD | Selezziunate a larghezza di dati allargata quandu attivate l'operazione di lettura rapida. |
| Disattivate l'interfaccia seriale attiva dedicata | — | Routes i signali ASMIBLOCK à u livellu più altu di u vostru disignu. |
| Abilita l'interfaccia SPI pins | — | Traduce i signali ASMIBLOCK in l'interfaccia di pin SPI. |
| Abilita u mudellu di simulazione flash | — | Utilizà u mudellu di simulazione EPCQ 1024 predeterminatu per a simulazione. Sè vo aduprate un dispusitivu flash di terzu-party, riferite à AN 720: Simulazione di u Bloccu ASMI in u vostru Disegnu per creà un wrapper per cunnette u mudellu flash cù u bloccu ASMI. |
| U numeru di Chip Select utilizatu | 1
2(4) 3(4) |
Selezziunate u numeru di selezzione di chip cunnessi à u flash. |
- Solu supportatu in i dispositi Intel Arria 10, Intel Cyclone 10 GX, è altri dispositi cù l'interfaccia Enable SPI pins attivata.
Information Related
- Scheda di dati di i dispositi di Configurazione Quad-Serial (EPCQ).
- EPCQ-L Scheda dati di i dispositi di cunfigurazione seriale
- EPCQ-A Scheda dati di u dispositivu di cunfigurazione seriale
- AN 720: Simulazione di u Bloccu ASMI in u vostru Disegnu
Registrate Mappa
Table 4. Register Map
- Ogni indirizzu offset in a tavula seguente rapprisenta 1 parolla di spaziu di indirizzu di memoria.
- Tutti i registri anu un valore predeterminatu di 0x0.
| Offset | Registru Nome | R/W | Nome di campu | Bit | Larghezza | Descrizzione |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Scrivite 1 per eseguisce l'attivazione di scrittura. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Scrivite 1 per fà a scrittura disattivata. |
| 2 | WR_STATUS | W | WR_STATUS | 7: 0 | 8 | Contene l'infurmazioni per scrive à u registru di statutu. |
| 3 | RD_STATUS | R | RD_STATUS | 7: 0 | 8 | Contene l'infurmazioni da l'operazione di registru di statu di lettura. |
| 4 | SECTOR_ERASE | W | Valore di u settore | 23: 0
o 31:0 |
24 o
32 |
Cuntene l'indirizzu di u settore per esse sguassatu secondu a densità di u dispusitivu.(5) |
| 5 | SUBSECTOR_ERASE | W | Valore di u subsettore | 23: 0
o 31:0 |
24 o
32 |
Contene l'indirizzu di u subsettore chì deve esse sguassatu secondu a densità di u dispusitivu. (6) |
| 6 - 7 | Riservatu | |||||
| 8 | CONTROL | W/R | CHIP SELECT | 7: 4 | 4 | Selezziunà u dispusitivu flash. U valore predeterminatu hè 0, chì mira u primu dispositivu flash. Per selezziunà u sicondu dispusitivu, stabilisce u valore à 1, per selezziunà u terzu dispusitivu, stabilisce u valore à 2. |
| Riservatu | ||||||
| W/R | DISABILITÀ | 0 | 1 | Pone questu à 1 per disattivà i segnali SPI di l'IP mettendu tutti i signali di output à u statu high-Z. | ||
| cuntinuò… | ||||||
| Offset | Registru Nome | R/W | Nome di campu | Bit | Larghezza | Descrizzione |
| Stu pò ièssiri usatu a sparte autobus cù altri dispusitivi. | ||||||
| 9 - 12 | Riservatu | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | valore NVCR | 15: 0 | 16 | Scrive u valore in u registru di cunfigurazione non volatile. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | valore NVCR | 15: 0 | 16 | Leghje u valore da u registru di cunfigurazione non volatile |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Leghje u registru di u statutu di a bandiera |
| 16 | CLR_FLAG_ STATUS REG | W | CLR_FLAG_ STATUS REG | 8 | 8 | Cancella u registru di statutu di bandiera |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Scrivite 1 per sguassà u chip sanu (per un dispositivu à una sola matri).7) |
| 18 | DIE_ERASE | W | DIE_ERASE | 0 | 1 | Scrivite 1 per sguassà tuttu u die (per u dispusitivu di stack-die).7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | Scrivite 1 per entre in u modu di indirizzu 4 bytes |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Scrivite 1 per esce da u modu di indirizzu 4 byte |
| 21 | SECTOR_PROTECT | W | U settore prutege u valore | 7: 0 | 8 | Valore per scrive à u registru di statutu per prutege un settore. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Valore di capacità di memoria | 7: 0 | 8 | Contene l'infurmazioni di l'ID di capacità di memoria. |
| 23 -
32 |
Riservatu | |||||
Solu bisognu di specificà qualsiasi indirizzu in u settore è l'IP sguasserà quellu settore particulare.
Solu bisognu di specificà qualsiasi indirizzu in u subsettore è l'IP sguasserà quellu subsettore particulare.
Information Related
- Scheda di dati di i dispositi di Configurazione Quad-Serial (EPCQ).
- EPCQ-L Scheda dati di i dispositi di cunfigurazione seriale
- EPCQ-A Scheda dati di u dispositivu di cunfigurazione seriale
- Specifiche di l'interfaccia Avalon
Operazioni
L'interfaccia ASMI Parallel II Intel FPGA IP sò conformi à l'interfaccia Avalon mappata in memoria. Per più dettagli, riferite à e specificazioni Avalon.
- Solu bisognu di specificà qualsiasi indirizzu in u die è l'IP sguasserà quellu die particulari.
- Per i dispositi EPCQ è EPCQ-L, u bit di prutezzione di u bloccu hè bit [2:4] è [6] è u bit superiore / fondu (TB) hè u bit 5 di u registru di statutu. Per i dispositi EPCQ-A. u bit di prutezzione di u bloccu sò bit [2:4] è u bit TB hè u bit 5 di u registru di statutu.
Information Related
- Specifiche di l'interfaccia Avalon
Control Status Register Operations
Pudete fà una lettura o scrittura à un offset di indirizzu specificu utilizendu u Registru di Status di Control (CSR).
Per eseguisce l'operazione di lettura o scrittura per u registru di statutu di cuntrollu, seguitate questi passi:
- Affirmate u signale avl_csr_write o avl_csr_read mentre u
avl_csr_waitrequest signale hè bassu (se u signale waitrequest hè altu, u signale avl_csr_write o avl_csr_read deve esse mantenutu altu finu à chì u signale waitrequest scende à pocu). - À u listessu tempu, stabilisce u valore di l'indirizzu in u bus avl_csr_address. S'ellu hè una operazione di scrittura, stabilisce i dati di valore nantu à u bus avl_csr_writedata cù l'indirizzu.
- S'ellu hè una transazzione di lettura, aspittà finu à chì u signale avl_csr_readdatavalid hè affirmatu altu per ricuperà i dati letti.
- Per l'operazioni chì necessitanu un valore di scrittura per lampassi, prima deve esse realizatu l'operazione di attivazione di scrittura.
- Duvete leghje u registru di u statutu di a bandiera ogni volta chì emette un cumandamentu di scrittura o di sguassà.
- Se si usanu parechji dispositivi flash, duvete scrive à u registru di selezzione di chip per selezziunà a selezzione di chip curretta prima di fà qualsiasi operazione à u dispusitivu flash specificu.
Figura 2. Read Memory Capacity Register Waveform Example
Figura 3. Write Enable Register Waveform Example
Operazioni di memoria
L'interfaccia di memoria IP ASMI Parallel II Intel FPGA supporta l'accessu direttu à a memoria flash. Durante l'accessu direttu à a memoria flash, l'IP esegue i seguenti passi per permette di fà qualsiasi operazione diretta di lettura o scrittura:
- Abilitazione di scrittura per l'operazione di scrittura
- Verificate u registru di u statutu di a bandiera per assicurà chì l'operazione hè stata completata à u lampu
- Rilasciate u signale waitrequest quandu l'operazione hè finita
L'operazioni di memoria sò simili à l'operazioni di l'interfaccia Avalon mappata in memoria. Duvete stabilisce u valore currettu à u busu di l'indirizzu, scrive dati s'ellu hè una transazzione di scrittura, cunduce u valore di u cuntu di burst à 1 per una transazzione unica o u vostru valore di cuntu di scoppiu desideratu, è attivate u signale di scrittura o lettura.
Figura 4. 8-Word Write Burst Waveform Example
Figura 5. 8-Word Reading Burst Waveform Example
Figura 6. 1-Byte Scrittura byteenable = 4'b0001 Forma d'onda Example
ASMI Parallel II Intel FPGA IP Use Case Examples
U casu d'usu exampl'utilizanu l'ASMI Parallel II IP è JTAG-to-Avalon Master per eseguisce operazioni d'accessu flash, cum'è lettura di l'ID di silicio, lettura di memoria, scrittura di memoria, cancellazione di settore, prutezzione di settore, sguassate u registru di statutu di bandiera è scrive nvcr.
Per eseguisce l'examples, duvete cunfigurà u FPGA. Segui questi passi:
- Configurate u FPGA basatu nantu à u sistema Platform Designer cum'è mostra in a figura seguente.
Figura 7. Sistema di Designer di piattaforma chì mostra l'ASMI Parallel II IP è JTAG- à Avalon Master
- Salvà u seguente script TCL in u stessu cartulare cum'è u vostru prughjettu. Nome u script cum'è epcq128_access.tcl per example.
- Lanciari a cunsola di u sistema. In a cunsola, fonte u script usendu "source epcq128_access.tcl".
Example 1: Leghjite u Silicon ID di i Dispositivi di cunfigurazione
Example 2: Leghjite è Scrive una Parola di Dati à l'indirizzu H'40000000
Example 3: Erase Sector 64
Example 4: Eseguite Sector Protect in Sectors (0 à 127)
Example 5: Leghjite è Clear Flag Status Register
Example 6: Leghjite è Scrivite nvcr
ASMI Parallel II Intel FPGA IP User Guide Archives
E versioni IP sò listessi cù e versioni di u software Intel Quartus Prime Design Suite finu à v19.1. Da a versione di u software Intel Quartus Prime Design Suite 19.2 o più tardi, i core IP anu un novu schema di versione IP.
Se una versione di core IP ùn hè micca listata, a guida d'utilizatore per a versione di core IP precedente hè applicata.
| Version Intel Quartus Prime | Versione IP Core | Guida d'usu |
| 17.0 | 17.0 | Altera ASMI Parallel II IP Core User Guide |
Storia di a revisione di documenti per l'ASMI Parallel II Intel FPGA IP User Guide
| Versione di documentu | Version Intel Quartus Prime | Versione IP | Cambiamenti |
| 2020.07.29 | 18.0 | 18.0 | • Updated u titulu di document à ASMI Parallel II Intel FPGA IP User Guide.
• Updated Table 2: Settings Parameter in sezione Parametri. |
| 2018.09.24 | 18.0 | 18.0 | • Aghjunghje infurmazione nantu à l'applicazioni è supportu per u core ASMI Parallel II Intel FPGA IP.
• Aggiuntu una nota per riferite à u Interfaccia flash seriale generica Intel FPGA IP Core User Guide. • Aggiuntu u ASMI Parallel II Intel FPGA IP Core Use Case Examples sezione. |
| 2018.05.07 | 18.0 | 18.0 | • Rinominatu Altera ASMI Parallel II IP core à ASMI Parallel II Intel FPGA IP core per Intel rebranding.
• Added supportu per i dispusitivi EPCQ-A. • Aggiuntu una nota à u signale clk in u Porti Description tavula. • Aghjurnatu a descrizzione per u signale qspi_scein in u Porti Description tavula. • Aggiuntu una nota à u registru SECTOR_PROTECT in u Registrate Mappa tavula. • Updated u bit è larghezza per i registri SECTOR_ERASE è SUBSECTOR_ERASE in u Registrate Mappa tavula. • Aghjurnatu u bit è a larghezza per SECTOR_PROTECT registrate in u Registrate Mappa tavula. |
| cuntinuò… | |||
| Versione di documentu | Version Intel Quartus Prime | Versione IP | Cambiamenti |
| • Aghjurnatu a descrizzione per l'opzione CHIP SELECT di u registru CONTROL in u Registrate Mappa tavula.
• Aghjurnatu e note à piè di pagina per i registri SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE è DIE_ERASE in u Registrate Mappa tavula. • Aghjurnatu a descrizzione per u vl_mem_addr signale in u Porti Description tavula. • Edizioni editoriali minori. |
| Data | Versione | Cambiamenti |
| maghju 2017 | 2017.05.08 | Liberazione iniziale. |
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* Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
Documenti / Risorse
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Intel ASMI Parallel II Intel FPGA IP [pdfGuida di l'utente ASMI Parallela II Intel FPGA IP, ASMI, Parallela II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
