ASMI パラレル II インテル FPGA IP

ASMI Parallel II Intel® FPGA IP は、Quad-Serial Configuration (EPCQ)、低ボリュームである Intel FPGA 構成デバイスへのアクセスを提供します。tagクワッド シリアル構成 (EPCQ-L)、および EPCQ-A シリアル構成。 この IP を使用して、リモート システム アップデートや SEU Sensitivity Map Header などのアプリケーション用の外部フラッシュ デバイスにデータを読み書きできます。 File (.smh) ストレージ。
ASMI Parallel Intel FPGA IP でサポートされる機能以外に、ASMI Parallel II Intel FPGA IP はさらに以下をサポートします。

• Avalon® メモリー・マップ・インターフェースを介した直接フラッシュ・アクセス (書き込み/読み取り)。
• Avalon メモリー・マップド・インターフェースの制御ステータス・レジスター (CSR) インターフェースを介したその他の操作用の制御レジスター。
• Avalon メモリー・マップ・インターフェースからの汎用コマンドをデバイス・コマンド・コードに変換します。

ASMI Parallel II Intel FPGA IP は、GPIO モードを使用する Intel MAX® 10 デバイスを含む、すべての Intel FPGA デバイスファミリで利用できます。
ASMI Parallel II Intel FPGA IP は、EPCQ、EPCQ-L、および EPCQ-A デバイスのみをサポートします。 サードパーティのフラッシュ デバイスを使用している場合は、Generic Serial Flash Interface Intel FPGA IP を使用する必要があります。
ASMI Parallel II Intel FPGA IP は、 インテル Quartus® Prime 開発ソフトウェアのバージョン 17.0 以降でサポートされています。
関連情報

• インテル FPGA IP コアの紹介
  • IP コアのパラメーター化、生成、アップグレード、シミュレーションなど、すべての Intel FPGA IP コアに関する一般的な情報を提供します。
• バージョンに依存しない IP および Qsys シミュレーション スクリプトの作成
  • ソフトウェアまたは IP バージョンのアップグレードを手動で更新する必要のないシミュレーション スクリプトを作成します。
• プロジェクト管理のベスト プラクティス
  • プロジェクトと IP の効率的な管理と移植のためのガイドライン files.
• ASMI パラレル インテル FPGA IP コア ユーザーガイド
• 汎用シリアル・フラッシュ・インターフェイス Intel FPGA IP ユーザーガイド
  • サードパーティのフラッシュ デバイスのサポートを提供します。
• AN 720: 設計における ASMI ブロックのシミュレーション

リリース情報

IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。
IP バージョン (XYZ) 番号は、インテル Quartus Prime ソフトウェアのバージョンによって異なる場合があります。 変更:

• X は、IP のメジャー リビジョンを示します。 インテル Quartus Prime ソフトウェアを更新する場合、IP を再生成する必要があります。
• Y は、IP に新しい機能が含まれていることを示します。 IP を再生成して、これらの新機能を含めます。
• Z は、IP に小さな変更が含まれていることを示します。 IP を再生成して、これらの変更を含めます。

表1. ASMI Parallel II Intel FPGA IP リリース情報

アイテム	説明
IPバージョン	18.0
インテル Quartus Prime プロ・エディションのバージョン	18.0
発売日	2018.05.07

ポート

図 1. ポートのブロック図

表 2. ポートの説明

信号	幅	方向	説明
CSR用のAvalonメモリ・マップド・スレーブ・インターフェイス(avl_csr)
avl_csr_addr	6	入力	Avalon メモリマップ インターフェイス アドレス バス。 アドレスバスはワードアドレッシングです。
avl_csr_read	1	入力	CSR への Avalon メモリー・マップ・インターフェース読み取り制御。
avl_csr_rddata	32	出力	CSR からの Avalon メモリー・マップ・インターフェース読み取りデータ・バス。
avl_csr_write	1	入力	CSR への Avalon メモリー・マップ・インターフェース書き込み制御。
avl_csr_writedata	32	入力	CSR への Avalon メモリー・マップ・インターフェース書き込みデータ・バス。
avl_csr_waitrequest	1	出力	CSR からの Avalon メモリー・マップ・インターフェースの waitrequest コントロール。
avl_csr_rddata_valid	1	出力	CSR 読み取りデータが使用可能であることを示す、Avalon メモリー・マップ・インターフェース読み取りデータ有効。
メモリー・アクセス用の Avalon メモリー・マップド・スレーブ・インターフェース (avl_ mem)
avl_mem_write	1	入力	メモリーへの Avalon メモリー・マップ・インターフェース書き込み制御
avl_mem_burstcount	7	入力	メモリーの Avalon メモリー・マップ・インターフェース・バースト・カウント。 値の範囲は 1 ～ 64 (最大ページ サイズ) です。
avl_mem_waitrequest	1	出力	メモリーからの Avalon メモリー・マップ・インターフェースの waitrequest コントロール。
avl_mem_read	1	入力	メモリーへの Avalon メモリー・マップ・インターフェース読み取り制御
avl_mem_addr	N	入力	Avalon メモリマップ インターフェイス アドレス バス。 アドレスバスはワードアドレッシングです。 アドレスの幅は、使用するフラッシュ メモリの密度によって異なります。
avl_mem_writedata	32	入力	メモリーへの Avalon メモリー・マップ・インターフェース書き込みデータ・バス
avl_mem_readddata	32	出力	Avalon メモリ マップド インターフェイスは、メモリからデータ バスを読み出します。
avl_mem_rddata_valid	1	出力	メモリー読み取りデータが使用可能であることを示す Avalon メモリー・マップ・インターフェース読み取りデータ有効。
avl_mem_byteenble	4	入力	Avalon メモリー・マップ・インターフェース書き込みデータ・イネーブル・バスからメモリーへ。 バースト モードの間、byteenable バスはロジック ハイ (4'b1111) になります。
クロックとリセット
クリック	1	入力	IP をクロックするための入力クロック。 (1)
リセット_n	1	入力	IP をリセットするための非同期リセット (2)
コンジット インターフェイス（１）
fqspi_dataout	4	双方向の	フラッシュ デバイスからデータを供給するための入力ポートまたは出力ポート。
続き…

信号	幅	方向	説明
qspi_dclk	1	出力	フラッシュ デバイスにクロック信号を提供します。
qspi_scein	1	出力	ncs 信号をフラッシュ デバイスに提供します。 Stratix® V、Arria® V、Cyclone® V、および古いデバイスをサポートします。
	3	出力	ncs 信号をフラッシュ デバイスに提供します。 インテル Arria 10 およびインテル Cyclone 10 GX デバイスをサポートします。

• クロック周波数を 50 MHz 以下に設定できます。
• IP をリセットするには、信号を少なくとも XNUMX クロック サイクル保持します。
• Disable dedicated Active Serial interface パラメーターを有効にした場合に使用できます。

関連情報

• クワッド シリアル構成 (EPCQ) デバイスのデータシート
• EPCQ-L シリアル構成デバイスのデータシート
• EPCQ-A シリアル構成デバイスのデータシート

パラメータ

表 3. パラメータ設定

パラメータ	法的価値	説明
構成デバイスの種類	EPCQ16、EPCQ32、EPCQ64、EPCQ128、EPCQ256、EPCQ512、EPCQ-L256、EPCQ-L512、EPCQ-L1024、EPCQ4A、EPCQ16A、EPCQ32A、EPCQ64A、EPCQ128A	使用する EPCQ、EPCQ-L、または EPCQ-A デバイス タイプを指定します。
I/O モードの選択	ノーマル スタンダード デュアル クワッド	高速読み取り操作を有効にする場合は、拡張データ幅を選択します。
専用のアクティブ シリアル インターフェイスを無効にする	—	ASMIBLOCK 信号をデザインの最上位に配線します。
SPI ピン インターフェイスを有効にする	—	ASMIBLOCK 信号を SPI ピン インターフェイスに変換します。
フラッシュ シミュレーション モデルを有効にする	—	シミュレーションにデフォルトの EPCQ 1024 シミュレーション モデルを使用します。 サードパーティのフラッシュ デバイスを使用している場合は、次を参照してください。 AN 720: 設計における ASMI ブロックのシミュレーション フラッシュ モデルを ASMI ブロックに接続するラッパーを作成します。
使用するチップセレクト数	1 2(4) 3(4)	フラッシュに接続されているチップ セレクトの数を選択します。

• インテル Arria 10 デバイス、 インテル Cyclone 10 GX デバイス、および Enable SPI pin インターフェイスが有効になっているその他のデバイスでのみサポートされます。

関連情報

• クワッド シリアル構成 (EPCQ) デバイスのデータシート
• EPCQ-L シリアル構成デバイスのデータシート
• EPCQ-A シリアル構成デバイスのデータシート
• AN 720: 設計における ASMI ブロックのシミュレーション

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表 4. レジスタ マップ

• 次の表の各アドレス オフセットは、メモリ アドレス空間の 1 ワードを表します。
• すべてのレジスタのデフォルト値は 0x0 です。

オフセット	登録名	読み取り/書き込み	フィールド名	少し	幅	説明
0	WR_ENABLE	W	WR_ENABLE	0	1	1 を書き込むと、ライト イネーブルが実行されます。
1	WR_無効	W	WR_無効	0	1	書き込み禁止にする場合は 1 を書き込みます。
2	WR_STATUS	W	WR_STATUS	7:0	8	ステータス レジスタに書き込む情報が含まれます。
3	RD_STATUS	R	RD_STATUS	7:0	8	読み取りステータス レジスタ操作からの情報が含まれます。
4	セクター_消去	W	セクター値	23:0 または31：0	24または 32	デバイス密度に応じて、消去するセクタ アドレスが含まれます。(5)
5	サブセクター_消去	W	サブセクター値	23:0 または31：0	24または 32	デバイス密度に応じて消去されるサブセクター アドレスが含まれます。(6)
6 – 7	予約済み
8	コントロール	ウィ/ル	チップセレクト	7:4	4	フラッシュ デバイスを選択します。 デフォルト値は 0 で、最初のフラッシュ デバイスを対象としています。 1 番目のデバイスを選択するには値を 2 に設定し、XNUMX 番目のデバイスを選択するには値を XNUMX に設定します。
		予約済み
		ウィ/ル	無効にする	0	1	すべての出力信号をハイ Z 状態にして IP の SPI 信号を無効にするには、これを 1 に設定します。
続き…

オフセット	登録名	読み取り/書き込み	フィールド名	少し	幅	説明
						これを使用して、バスを他のデバイスと共有できます。
9 – 12	予約済み
13	WR_NON_VOLATILE_CONF_REG	W	NVCR値	15:0	16	不揮発性構成レジスタに値を書き込みます。
14	RD_NON_VOLATILE_CONF_REG	R	NVCR値	15:0	16	不揮発性構成レジスタから値を読み取ります
15	RD_FLAG_STATUS_REG	R	RD_FLAG_STATUS_REG	8	8	フラグ ステータス レジスタの読み取り
16	CLR_FLAG_ ステータス レジスタ	W	CLR_FLAG_ ステータス レジスタ	8	8	フラグステータスレジスタをクリア
17	一括消去	W	一括消去	0	1	チップ全体を消去するには、1 を書き込みます (シングル ダイ デバイスの場合)。7)
18	DIE_ERASE	W	DIE_ERASE	0	1	1 を書き込むと、ダイ全体が消去されます (スタック ダイ デバイスの場合)。7)
19	4BYTES_ADDR_EN	W	4BYTES_ADDR_EN	0	1	1 を書き込んで 4 バイト アドレス モードに入る
20	4BYTES_ADDR_EX	W	4BYTES_ADDR_EX	0	1	1 を書き込んで 4 バイト アドレス モードを終了します。
21	SECTOR_PROTECT	W	セクタープロテクト値	7:0	8	セクタを保護するためにステータス レジスタに書き込む値。 (8)
22	RD_MEMORY_CAPACITY_ID	R	メモリー容量値	7:0	8	メモリ容量 ID の情報が含まれます。
23 – 32	予約済み

セクター内の任意のアドレスを指定するだけで、IP によってその特定のセクターが消去されます。
サブセクター内の任意のアドレスを指定するだけで、IP によってその特定のサブセクターが消去されます。

関連情報

• クワッド シリアル構成 (EPCQ) デバイスのデータシート
• EPCQ-L シリアル構成デバイスのデータシート
• EPCQ-A シリアル構成デバイスのデータシート
• Avalon インターフェース仕様

オペレーション

ASMI Parallel II Intel FPGA IP インターフェイスは、Avalon メモリマップ インターフェイスに準拠しています。 詳細については、Avalon の仕様を参照してください。

• ダイ内の任意のアドレスを指定するだけで、IP によってその特定のダイが消去されます。
• EPCQ および EPCQ-L デバイスの場合、ブロック保護ビットはビット [2:4] および [6] であり、トップ/ボトム (TB) ビットはステータス レジスタのビット 5 です。 EPCQ-A デバイス用。 ブロック保護ビットはビット [2:4] で、TB ビットはステータス レジスタのビット 5 です。

関連情報

• Avalon インターフェース仕様

コントロール ステータス レジスタの動作

コントロール ステータス レジスタ (CSR) を使用して、特定のアドレス オフセットに対して読み取りまたは書き込みを実行できます。
コントロール ステータス レジスタの読み取りまたは書き込み操作を実行するには、次の手順に従います。

1. avl_csr_write または avl_csr_read 信号をアサートします。
   avl_csr_waitrequest 信号がローです (waitrequest 信号がハイの場合、waitrequest 信号がローになるまで avl_csr_write または avl_csr_read 信号をハイに保つ必要があります)。
2. 同時に、avl_csr_address バスにアドレス値を設定します。 書き込み操作の場合は、avl_csr_writedata バスに値データをアドレスと共に設定します。
3. 読み取りトランザクションの場合は、avl_csr_readdatavalid 信号が High にアサートされるまで待機して、読み取りデータを取得します。

• フラッシュへの値の書き込みが必要な操作では、最初に書き込み有効化操作を実行する必要があります。
• 書き込みまたは消去コマンドを発行するたびに、フラグ ステータス レジスタを読み取る必要があります。
• 複数のフラッシュ デバイスを使用する場合は、特定のフラッシュ デバイスに対して操作を実行する前に、チップ セレクト レジスタに書き込み、正しいチップ セレクトを選択する必要があります。

図 2. メモリ容量レジスタの読み取り波形例ample

図 3. 書き込みイネーブル レジスタの波形例ample

メモリ操作

ASMI Parallel II Intel FPGA IP メモリ インターフェイスは、バーストおよびフラッシュ メモリへの直接アクセスをサポートします。 フラッシュ メモリへの直接アクセス中に、IP は次の手順を実行して、直接読み取りまたは書き込み操作を実行できるようにします。

• 書き込み操作の書き込み許可
• フラグ ステータス レジスタをチェックして、フラッシュで操作が完了したことを確認します。
• 操作が完了したらwaitrequestシグナルを解放する

メモリー操作は、Avalon メモリー・マップ・インターフェース操作に似ています。 アドレス バスに正しい値を設定し、書き込みトランザクションの場合はデータを書き込み、単一トランザクションの場合はバースト カウント値を 1 または目的のバースト カウント値に駆動し、書き込み信号または読み取り信号をトリガーする必要があります。

図 4. 8 ワード書き込みバースト波形 Example

図 5. 8 ワード読み出しバースト波形 Example

図 6. 1 バイト書き込み byteenable = 4'b0001 波形例ample

ASMI Parallel II Intel FPGA IP ユースケース例ampレ

ユースケース例ampファイルは、ASMI Parallel II IP および J を使用します。TAG- シリコン ID の読み取り、メモリーの読み取り、メモリーの書き込み、セクター消去、セクター保護、フラグ・ステータス・レジスターのクリア、nvcr の書き込みなどのフラッシュ・アクセス操作を実行する Avalon マスターへ。
元を実行するにはampつまり、FPGA を構成する必要があります。 次の手順を実行します：

1. 次の図に示すように、プラットフォーム デザイナー システムに基づいて FPGA を構成します。
   図 7. ASMI Parallel II IP および J を示す Platform Designer システムTAG-アバロンマスターへ
2. 次の TCL スクリプトをプロジェクトと同じディレクトリに保存します。 ex のスクリプトに epcq128_access.tcl という名前を付けますampル。
3. システム コンソールを起動します。 コンソールで、「source epcq128_access.tcl」を使用してスクリプトをソースします。

Example 1: 構成デバイスのシリコン ID を読み取る

Example 2: アドレス H'40000000 の XNUMX ワードのデータの読み取りと書き込み

Example 3: セクタ 64 の消去

Example 4: セクター (0 ～ 127) でセクター プロテクトを実行する

Example 5: フラグ ステータス レジスタの読み取りとクリア

Example 6: nvcr の読み書き

ASMI Parallel II Intel FPGA IP ユーザーガイドのアーカイブ

IP バージョンは、v19.1 までの インテル Quartus Prime Design Suite ソフトウェアのバージョンと同じです。 インテル Quartus Prime Design Suite ソフトウェアのバージョン 19.2 以降から、IP コアには新しい IP バージョニング スキームがあります。
IP コア バージョンがリストされていない場合は、以前の IP コア バージョンのユーザー ガイドが適用されます。

インテル Quartus Prime バージョン	IP コア バージョン	ユーザーガイド
17.0	17.0	アルテラ ASMI Parallel II IP コアのユーザーガイド

ASMI Parallel II Intel FPGA IP User Guide の文書改訂履歴

ドキュメントバージョン	インテル Quartus Prime バージョン	IPバージョン	変更点
2020.07.29	18.0	18.0	• ドキュメントのタイトルを次のように更新しました ASMI Parallel II Intel FPGA IP ユーザーガイド. • 更新しました 表 2: パラメータ設定 セクション パラメータ.
2018.09.24	18.0	18.0	• ASMI Parallel II Intel FPGA IP コアのアプリケーションとサポートに関する情報を追加。 • を参照するための注記を追加しました。 汎用シリアル・フラッシュ・インターフェイス インテル FPGA IP コア ユーザーガイド. •追加 ASMI Parallel II Intel FPGA IP コアのユースケース例ampレ セクション。
2018.05.07	18.0	18.0	• アルテラ ASMI Parallel II IP コアの名前を、Intel のブランド変更に従って ASMI Parallel II Intel FPGA IP コアに変更しました。 • EPCQ-A デバイスのサポートが追加されました。 • の clk 信号に注記を追加。 ポートの説明 テーブル。 • の qspi_scein 信号の説明を更新しました。 ポートの説明 テーブル。 • セクションの SECTOR_PROTECT レジスタに注記を追加しました。 地図を登録する テーブル。 • SECTOR_ERASE および SUBSECTOR_ERASE レジスタのビットと幅を更新しました。 地図を登録する テーブル。 • SECTOR_PROTECT のビットと幅を更新しました。 に登録する 地図を登録する テーブル。
続き…

ドキュメントバージョン	インテル Quartus Prime バージョン	IPバージョン	変更点
			• CONTROL レジスタの CHIP SELECT オプションの説明を更新しました。 地図を登録する テーブル。 • SECTOR_ERASE、SUBSECTOR_ERASE、BULK_ERASE、DIE_ERASE レジスタの脚注を更新。 地図を登録する テーブル。 • vl_mem_addr の説明を更新しました。 の信号 ポートの説明 テーブル。 • マイナーな編集上の編集。

 

日付	バージョン	変更点
2017年XNUMX月	2017.05.08	初回リリース。

インテルコーポレーション。 全著作権所有。 Intel、Intel ロゴ、およびその他の Intel マークは、Intel Corporation またはその子会社の商標です。 インテルは、インテルの標準保証に従って、FPGA および半導体製品の性能を現在の仕様に合わせて保証しますが、予告なしにいつでも製品およびサービスを変更する権利を留保します。 インテルは、インテルが書面で明示的に同意した場合を除き、ここに記載されている情報、製品、またはサービスの適用または使用から生じる一切の責任を負わないものとします。 インテルのお客様は、公開されている情報を信頼したり、製品やサービスを注文したりする前に、最新バージョンのデバイス仕様を入手することをお勧めします。
*その他の名称およびブランドは、一般に各社の所有物である場合があります。

ドキュメント / リソース

インテル ASMI パラレル II インテル FPGA IP [pdf] ユーザーガイド ASMI パラレル II インテル FPGA IP、ASMI、パラレル II インテル FPGA IP、II インテル FPGA IP、FPGA IP

参考文献

• ユーザーマニュアル