ASMI Parallel II Intel FPGA IP
ASMI Parallel II Intel® FPGA IP ให้การเข้าถึงอุปกรณ์การกำหนดค่า Intel FPGA ซึ่งเป็นการกำหนดค่าแบบสี่อนุกรม (EPCQ) ระดับต่ำtage การกำหนดค่าแบบสี่อนุกรม (EPCQ-L) และการกำหนดค่าแบบอนุกรม EPCQ-A คุณสามารถใช้ IP นี้เพื่ออ่านและเขียนข้อมูลไปยังอุปกรณ์แฟลชภายนอกสำหรับแอปพลิเคชัน เช่น การอัปเดตระบบระยะไกล และส่วนหัวแผนที่ความไวของ SEU File (.smh) ที่เก็บข้อมูล
นอกเหนือจากคุณลักษณะที่สนับสนุนโดย ASMI Parallel Intel FPGA IP แล้ว ASMI Parallel II Intel FPGA IP ยังสนับสนุนเพิ่มเติม:
- การเข้าถึงแฟลชโดยตรง (เขียน/อ่าน) ผ่านอินเทอร์เฟซที่แมปหน่วยความจำ Avalon®
- การลงทะเบียนการควบคุมสำหรับการดำเนินการอื่นๆ ผ่านอินเทอร์เฟซการลงทะเบียนสถานะการควบคุม (CSR) ในอินเทอร์เฟซที่แมปหน่วยความจำ Avalon
- แปลคำสั่งทั่วไปจากอินเทอร์เฟซที่แมปหน่วยความจำของ Avalon เป็นรหัสคำสั่งอุปกรณ์
ASMI Parallel II Intel FPGA IP พร้อมใช้งานสำหรับอุปกรณ์ตระกูล Intel FPGA ทั้งหมด รวมถึงอุปกรณ์ Intel MAX® 10 ซึ่งใช้โหมด GPIO
ASMI Parallel II Intel FPGA IP สนับสนุนเฉพาะอุปกรณ์ EPCQ, EPCQ-L และ EPCQ-A หากคุณใช้อุปกรณ์แฟลชของบริษัทอื่น คุณต้องใช้ Generic Serial Flash Interface Intel FPGA IP
ASMI Parallel II Intel FPGA IP ได้รับการสนับสนุนในซอฟต์แวร์ Intel Quartus® Prime เวอร์ชัน 17.0 ขึ้นไป
ข้อมูลที่เกี่ยวข้อง
- ข้อมูลเบื้องต้นเกี่ยวกับ Intel FPGA IP Cores
- ให้ข้อมูลทั่วไปเกี่ยวกับคอร์ Intel FPGA IP ทั้งหมด รวมถึงการกำหนดพารามิเตอร์ การสร้าง การอัพเกรด และการจำลองแกน IP
- การสร้าง IP ที่ไม่ขึ้นกับเวอร์ชันและสคริปต์จำลอง Qsys
- สร้างสคริปต์การจำลองที่ไม่ต้องการการอัปเดตด้วยตนเองสำหรับซอฟต์แวร์หรือการอัพเกรดเวอร์ชัน IP
- แนวทางปฏิบัติที่ดีที่สุดสำหรับการบริหารโครงการ
- แนวทางสำหรับการจัดการอย่างมีประสิทธิภาพและการเคลื่อนย้ายโครงการและ IP . ของคุณ files.
- คู่มือผู้ใช้ ASMI Parallel Intel FPGA IP Core
- คู่มือผู้ใช้ Serial Flash Interface Intel FPGA IP ทั่วไป
- ให้การสนับสนุนสำหรับอุปกรณ์แฟลชของบริษัทอื่น
- AN 720: การจำลองบล็อก ASMI ในการออกแบบของคุณ
ข้อมูลการเปิดตัว
เวอร์ชัน IP จะเหมือนกับซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชันสูงสุดถึง v19.1 จากซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2 หรือใหม่กว่า คอร์ IP จะมีรูปแบบการกำหนดเวอร์ชัน IP ใหม่
หมายเลขเวอร์ชัน IP (XYZ) อาจเปลี่ยนจากซอฟต์แวร์ Intel Quartus Prime เวอร์ชันหนึ่งไปเป็นอีกเวอร์ชันหนึ่ง การเปลี่ยนแปลงใน:
- X หมายถึงการแก้ไขที่สำคัญของ IP หากคุณอัปเดตซอฟต์แวร์ Intel Quartus Prime คุณต้องสร้าง IP ใหม่
- Y บ่งชี้ว่า IP มีคุณสมบัติใหม่ สร้าง IP ของคุณใหม่เพื่อรวมคุณสมบัติใหม่เหล่านี้
- Z บ่งชี้ว่า IP มีการเปลี่ยนแปลงเล็กน้อย สร้าง IP ของคุณใหม่เพื่อรวมการเปลี่ยนแปลงเหล่านี้
ตารางที่ 1. ข้อมูลการเผยแพร่ ASMI Parallel II Intel FPGA IP
| รายการ | คำอธิบาย |
| IPVersion | 18.0 |
| รุ่น Intel Quartus Prime Pro Edition | 18.0 |
| วันที่วางจำหน่าย | 2018.05.07 |
พอร์ต
รูปที่ 1 พอร์ตบล็อกไดอะแกรม
ตารางที่ 2 คำอธิบายพอร์ต
| สัญญาณ | ความกว้าง | ทิศทาง | คำอธิบาย |
| อินเทอร์เฟซ Slave ที่แมปหน่วยความจำ Avalon สำหรับ CSR (avl_csr) | |||
| avl_csr_addr | 6 | ป้อนข้อมูล | แอดเดรสบัสอินเทอร์เฟซที่แมปหน่วยความจำ Avalon แอดเดรสบัสอยู่ในการระบุแอดเดรส |
| avl_csr_read | 1 | ป้อนข้อมูล | การควบคุมการอ่านอินเทอร์เฟซที่แมปหน่วยความจำ Avalon ไปยัง CSR |
| avl_csr_rddata | 32 | เอาท์พุต | อินเทอร์เฟซที่แมปหน่วยความจำ Avalon อ่านบัสข้อมูลจาก CSR |
| avl_csr_write | 1 | ป้อนข้อมูล | การควบคุมการเขียนอินเทอร์เฟซที่แมปหน่วยความจำ Avalon ไปยัง CSR |
| avl_csr_writedata | 32 | ป้อนข้อมูล | อินเทอร์เฟซที่แมปหน่วยความจำ Avalon เขียนบัสข้อมูลไปยัง CSR |
| avl_csr_waitrequest | 1 | เอาท์พุต | การควบคุม waitrequest อินเทอร์เฟซที่แมปหน่วยความจำ Avalon จาก CSR |
| avl_csr_rddata_valid | 1 | เอาท์พุต | ข้อมูลการอ่านอินเทอร์เฟซที่แมปหน่วยความจำ Avalon ถูกต้องซึ่งบ่งชี้ว่าข้อมูลการอ่าน CSR พร้อมใช้งาน |
| อินเทอร์เฟซ Slave ที่แมปหน่วยความจำ Avalon สำหรับการเข้าถึงหน่วยความจำ (avl_ mem) | |||
| avl_mem_write | 1 | ป้อนข้อมูล | การควบคุมการเขียนอินเทอร์เฟซที่แมปหน่วยความจำ Avalon ไปยังหน่วยความจำ |
| avl_mem_burstcount | 7 | ป้อนข้อมูล | จำนวนการระเบิดของอินเทอร์เฟซที่แมปหน่วยความจำ Avalon สำหรับหน่วยความจำ ช่วงค่าตั้งแต่ 1 ถึง 64 (ขนาดหน้าสูงสุด) |
| avl_mem_waitrequest | 1 | เอาท์พุต | การควบคุมการร้องขอการรออินเทอร์เฟซที่แมปหน่วยความจำ Avalon จากหน่วยความจำ |
| avl_mem_read | 1 | ป้อนข้อมูล | การควบคุมการอ่านอินเทอร์เฟซที่แมปหน่วยความจำ Avalon ไปยังหน่วยความจำ |
| avl_mem_addr | N | ป้อนข้อมูล | แอดเดรสบัสอินเทอร์เฟซที่แมปหน่วยความจำ Avalon แอดเดรสบัสอยู่ในการระบุแอดเดรส
ความกว้างของแอดเดรสขึ้นอยู่กับความหนาแน่นของหน่วยความจำแฟลชที่ใช้ |
| avl_mem_writedata | 32 | ป้อนข้อมูล | อินเทอร์เฟซที่แมปหน่วยความจำ Avalon เขียนบัสข้อมูลไปยังหน่วยความจำ |
| avl_mem_readddata | 32 | เอาท์พุต | อินเทอร์เฟซที่แมปหน่วยความจำ Avalon อ่านบัสข้อมูลจากหน่วยความจำ |
| avl_mem_rddata_valid | 1 | เอาท์พุต | ข้อมูลการอ่านอินเทอร์เฟซที่แมปหน่วยความจำ Avalon ถูกต้อง ซึ่งบ่งชี้ว่าข้อมูลการอ่านหน่วยความจำพร้อมใช้งาน |
| avl_mem_bytenble | 4 | ป้อนข้อมูล | ข้อมูลการเขียนอินเทอร์เฟซที่แมปหน่วยความจำ Avalon เปิดใช้งานบัสไปยังหน่วยความจำ ในระหว่างโหมดการถ่ายต่อเนื่อง บัสแบบไบต์ทีนได้จะมีลอจิกสูง 4'b1111 |
| นาฬิกาและรีเซ็ต | |||
| คล้าก | 1 | ป้อนข้อมูล | ใส่นาฬิกาเพื่อตอกบัตร IP (1) |
| รีเซ็ต_n | 1 | ป้อนข้อมูล | รีเซ็ตแบบอะซิงโครนัสเพื่อรีเซ็ต IP (2) |
| ส่วนต่อประสานท่อร้อยสาย(3) | |||
| fqspi_dataout | 4 | แบบสองทิศทาง | พอร์ตอินพุตหรือเอาต์พุตเพื่อดึงข้อมูลจากอุปกรณ์แฟลช |
| ต่อเนื่อง… | |||
| สัญญาณ | ความกว้าง | ทิศทาง | คำอธิบาย |
| qspi_dclk | 1 | เอาท์พุต | ให้สัญญาณนาฬิกาไปยังอุปกรณ์แฟลช |
| qspi_scein | 1 | เอาท์พุต | ให้สัญญาณ ncs ไปยังอุปกรณ์แฟลช
รองรับ Stratix® V, Arria® V, Cyclone® V และอุปกรณ์รุ่นเก่า |
| 3 | เอาท์พุต | ให้สัญญาณ ncs ไปยังอุปกรณ์แฟลช
รองรับอุปกรณ์ Intel Arria 10 และ Intel Cyclone 10 GX |
- คุณสามารถตั้งค่าความถี่สัญญาณนาฬิกาให้ต่ำลงหรือเท่ากับ 50 MHz
- ถือสัญญาณอย่างน้อยหนึ่งรอบนาฬิกาเพื่อรีเซ็ต IP
- ใช้ได้เมื่อคุณเปิดใช้งานพารามิเตอร์อินเทอร์เฟซ Disable Active Serial เฉพาะ
ข้อมูลที่เกี่ยวข้อง
- แผ่นข้อมูลอุปกรณ์ Quad-Serial Configuration (EPCQ)
- แผ่นข้อมูลการกำหนดค่าอุปกรณ์อนุกรม EPCQ-L
- แผ่นข้อมูลอุปกรณ์การกำหนดค่าแบบอนุกรม EPCQ-A
พารามิเตอร์
ตารางที่ 3. การตั้งค่าพารามิเตอร์
| พารามิเตอร์ | ค่านิยมทางกฎหมาย | คำอธิบาย |
| ประเภทอุปกรณ์การกำหนดค่า | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128A | ระบุประเภทอุปกรณ์ EPCQ, EPCQ-L หรือ EPCQ-A ที่คุณต้องการใช้ |
| เลือกโหมด I/O | มาตรฐานปกติ DUAL QUAD | เลือกความกว้างของข้อมูลที่ขยายเมื่อคุณเปิดใช้งานการดำเนินการอ่านเร็ว |
| ปิดใช้งานอินเทอร์เฟซ Active Serial เฉพาะ | — | กำหนดเส้นทางสัญญาณ ASMIBLOCK ไปที่ระดับบนสุดของการออกแบบของคุณ |
| เปิดใช้งานอินเทอร์เฟซพิน SPI | — | แปลสัญญาณ ASMIBLOCK เป็นอินเทอร์เฟซพิน SPI |
| เปิดใช้โมเดลจำลองแฟลช | — | ใช้โมเดลจำลอง EPCQ 1024 เริ่มต้นสำหรับการจำลอง หากคุณกำลังใช้อุปกรณ์แฟลชของบริษัทอื่น โปรดดูที่ AN 720: การจำลองบล็อก ASMI ในการออกแบบของคุณ เพื่อสร้าง wrapper เพื่อเชื่อมต่อโมเดลแฟลชกับ ASMI Block |
| จำนวนการเลือกใช้ชิป | 1
2(4) 3(4) |
เลือกจำนวนชิปที่เลือกเชื่อมต่อกับแฟลช |
- รองรับเฉพาะในอุปกรณ์ Intel Arria 10, อุปกรณ์ Intel Cyclone 10 GX และอุปกรณ์อื่นๆ ที่เปิดใช้งานอินเทอร์เฟซ Enable SPI pins
ข้อมูลที่เกี่ยวข้อง
- แผ่นข้อมูลอุปกรณ์ Quad-Serial Configuration (EPCQ)
- แผ่นข้อมูลการกำหนดค่าอุปกรณ์อนุกรม EPCQ-L
- แผ่นข้อมูลอุปกรณ์การกำหนดค่าแบบอนุกรม EPCQ-A
- AN 720: การจำลองบล็อก ASMI ในการออกแบบของคุณ
ลงทะเบียนแผนที่
ตารางที่ 4. ลงทะเบียนแผนที่
- อ็อฟเซ็ตแอดเดรสแต่ละรายการในตารางต่อไปนี้แทนพื้นที่แอดเดรสหน่วยความจำ 1 คำ
- การลงทะเบียนทั้งหมดมีค่าเริ่มต้นเป็น 0x0
| ออฟเซ็ต | ชื่อลงทะเบียน | อา/ว | ชื่อฟิลด์ | นิดหน่อย | ความกว้าง | คำอธิบาย |
| 0 | WR_เปิดใช้งาน | W | WR_เปิดใช้งาน | 0 | 1 | เขียน 1 เพื่อเปิดใช้งานการเขียน |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | เขียน 1 เพื่อปิดการเขียน |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 น. | 8 | มีข้อมูลที่จะเขียนลงในการลงทะเบียนสถานะ |
| 3 | RD_สถานะ | R | RD_สถานะ | 7:0 น. | 8 | มีข้อมูลจากการดำเนินการลงทะเบียนสถานะการอ่าน |
| 4 | ภาคส่วน_ลบ | W | มูลค่าภาค | 23:0 น.
หรือ 31:0 |
24 หรือ
32 |
มีที่อยู่เซกเตอร์ที่จะลบขึ้นอยู่กับความหนาแน่นของอุปกรณ์ (5) |
| 5 | SUBSECTOR_ERASE | W | ค่าย่อย | 23:0 น.
หรือ 31:0 |
24 หรือ
32 |
มีที่อยู่ย่อยที่จะลบขึ้นอยู่กับความหนาแน่นของอุปกรณ์ (6) |
| 6 – 7 | ที่สงวนไว้ | |||||
| 8 | ควบคุม | ว/ร | เลือกชิป | 7:4 น. | 4 | เลือกอุปกรณ์แฟลช ค่าเริ่มต้นคือ 0 ซึ่งกำหนดเป้าหมายเป็นอุปกรณ์แฟลชเครื่องแรก หากต้องการเลือกอุปกรณ์ที่สอง ให้ตั้งค่าเป็น 1 หากต้องการเลือกอุปกรณ์ที่สาม ให้ตั้งค่าเป็น 2 |
| ที่สงวนไว้ | ||||||
| ว/ร | ปิดการใช้งาน | 0 | 1 | ตั้งค่านี้เป็น 1 เพื่อปิดใช้งานสัญญาณ SPI ของ IP โดยตั้งค่าสัญญาณเอาต์พุตทั้งหมดเป็นสถานะ high-Z | ||
| ต่อเนื่อง… | ||||||
| ออฟเซ็ต | ชื่อลงทะเบียน | อา/ว | ชื่อฟิลด์ | นิดหน่อย | ความกว้าง | คำอธิบาย |
| สามารถใช้เพื่อแชร์บัสกับอุปกรณ์อื่นได้ | ||||||
| 9 – 12 | ที่สงวนไว้ | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | ค่า NVCR | 15:0 น. | 16 | เขียนค่าไปยังรีจิสเตอร์การกำหนดค่าที่ไม่ลบเลือน |
| 14 | RD_NON_VOLATILE_CONF_REG | R | ค่า NVCR | 15:0 น. | 16 | อ่านค่าจากการลงทะเบียนการกำหนดค่าที่ไม่ลบเลือน |
| 15 | RD_ ธง_ สถานะ_REG | R | RD_ ธง_ สถานะ_REG | 8 | 8 | อ่านการลงทะเบียนสถานะธง |
| 16 | CLR_FLAG_ สถานะ REG | W | CLR_FLAG_ สถานะ REG | 8 | 8 | ล้างการลงทะเบียนสถานะธง |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | เขียน 1 เพื่อลบชิปทั้งหมด (สำหรับอุปกรณ์ single-die)(7) |
| 18 | ตาย_ลบ | W | ตาย_ลบ | 0 | 1 | เขียน 1 เพื่อลบดายทั้งหมด (สำหรับอุปกรณ์ stack-die)(7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | เขียน 1 เพื่อเข้าสู่โหมดที่อยู่ 4 ไบต์ |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | เขียน 1 เพื่อออกจากโหมดที่อยู่ 4 ไบต์ |
| 21 | ภาคส่วน_ปกป้อง | W | ค่าปกป้องภาค | 7:0 น. | 8 | ค่าที่จะเขียนไปยังการลงทะเบียนสถานะเพื่อปกป้องเซกเตอร์ (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | ค่าความจุของหน่วยความจำ | 7:0 น. | 8 | มีข้อมูล ID ความจุของหน่วยความจำ |
| 23 –
32 |
ที่สงวนไว้ | |||||
คุณจะต้องระบุที่อยู่ภายในเซกเตอร์และ IP จะลบเซกเตอร์นั้น
คุณจะต้องระบุที่อยู่ในส่วนย่อยและ IP จะลบส่วนย่อยนั้น
ข้อมูลที่เกี่ยวข้อง
- แผ่นข้อมูลอุปกรณ์ Quad-Serial Configuration (EPCQ)
- แผ่นข้อมูลการกำหนดค่าอุปกรณ์อนุกรม EPCQ-L
- แผ่นข้อมูลอุปกรณ์การกำหนดค่าแบบอนุกรม EPCQ-A
- ข้อมูลจำเพาะอินเทอร์เฟซของ Avalon
การปฏิบัติการ
อินเทอร์เฟซ ASMI Parallel II Intel FPGA IP สอดคล้องกับอินเทอร์เฟซที่แมปหน่วยความจำของ Avalon สำหรับรายละเอียดเพิ่มเติม โปรดดูที่ข้อมูลจำเพาะของ Avalon
- คุณจะต้องระบุที่อยู่ใด ๆ ภายในแม่พิมพ์และ IP จะลบแม่พิมพ์นั้น
- สำหรับอุปกรณ์ EPCQ และ EPCQ-L บิตป้องกันบล็อกคือบิต [2:4] และ [6] และบิตบน/ล่าง (TB) คือบิต 5 ของการลงทะเบียนสถานะ สำหรับอุปกรณ์ EPCQ-A บิตป้องกันบล็อกคือบิต [2:4] และบิต TB คือบิต 5 ของการลงทะเบียนสถานะ
ข้อมูลที่เกี่ยวข้อง
- ข้อมูลจำเพาะอินเทอร์เฟซของ Avalon
การดำเนินการลงทะเบียนสถานะการควบคุม
คุณสามารถดำเนินการอ่านหรือเขียนไปยังออฟเซ็ตที่อยู่เฉพาะได้โดยใช้ Control Status Register (CSR)
ในการดำเนินการอ่านหรือเขียนสำหรับการลงทะเบียนสถานะการควบคุม ให้ทำตามขั้นตอนเหล่านี้:
- ยืนยันสัญญาณ avl_csr_write หรือ avl_csr_read ในขณะที่
สัญญาณ avl_csr_waitrequest ต่ำ (หากสัญญาณ waitrequest สูง สัญญาณ avl_csr_write หรือ avl_csr_read จะต้องอยู่ในระดับสูงจนกว่าสัญญาณ waitrequest จะต่ำ) - ในขณะเดียวกัน ให้ตั้งค่าที่อยู่บนบัส avl_csr_address หากเป็นการดำเนินการเขียน ให้ตั้งค่าข้อมูลบนบัส avl_csr_writedata ร่วมกับแอดเดรส
- หากเป็นธุรกรรมที่อ่าน ให้รอจนกว่าสัญญาณ avl_csr_readdatavalid จะถูกยืนยันสูงเพื่อดึงข้อมูลที่อ่าน
- สำหรับการดำเนินการที่ต้องการเขียนค่าเพื่อแฟลช คุณต้องดำเนินการเปิดใช้งานการเขียนก่อน
- คุณต้องอ่านการลงทะเบียนสถานะแฟล็กทุกครั้งที่คุณออกคำสั่งเขียนหรือลบ
- หากใช้อุปกรณ์แฟลชหลายตัว คุณต้องเขียนลงทะเบียนการเลือกชิปเพื่อเลือกการเลือกชิปที่ถูกต้องก่อนดำเนินการใดๆ กับอุปกรณ์แฟลชเฉพาะ
รูปที่ 2 อ่าน Waveform Register ความจุของหน่วยความจำ เช่นample
รูปที่ 3. เขียน Enable Register Waveform เช่นample
การทำงานของหน่วยความจำ
อินเทอร์เฟซหน่วยความจำ ASMI Parallel II Intel FPGA IP รองรับการเข้าถึงหน่วยความจำแฟลชแบบต่อเนื่องและโดยตรง ระหว่างการเข้าถึงหน่วยความจำแฟลชโดยตรง IP จะดำเนินการตามขั้นตอนต่อไปนี้เพื่อให้คุณดำเนินการอ่านหรือเขียนโดยตรง:
- เปิดใช้งานการเขียนสำหรับการดำเนินการเขียน
- ตรวจสอบการลงทะเบียนสถานะแฟล็กเพื่อให้แน่ใจว่าการดำเนินการเสร็จสิ้นที่แฟลช
- ปล่อยสัญญาณ waitrequest เมื่อการดำเนินการเสร็จสิ้น
การทำงานของหน่วยความจำคล้ายกับการทำงานของอินเทอร์เฟซที่แมปหน่วยความจำของ Avalon คุณต้องตั้งค่าที่ถูกต้องที่แอดเดรสบัส เขียนข้อมูลหากเป็นธุรกรรมการเขียน ขับค่าจำนวนการระเบิดเป็น 1 สำหรับธุรกรรมเดี่ยวหรือค่าจำนวนการระเบิดที่คุณต้องการ และทริกเกอร์สัญญาณการเขียนหรือการอ่าน
รูปที่ 4. 8-Word Write Burst Waveform เช่นample
รูปที่ 5 รูปคลื่นระเบิดการอ่าน 8 คำ เช่นample
รูปที่ 6. 1-Byte Write byteenable = 4'b0001 Waveform เช่นample
ASMI Parallel II Intel FPGA IP Use Case เช่นampเลส
กรณีการใช้งาน เช่นampให้ใช้ ASMI Parallel II IP และ JTAG-to-Avalon Master เพื่อดำเนินการเข้าถึงแฟลช เช่น อ่าน ID ซิลิคอน, อ่านหน่วยความจำ, เขียนหน่วยความจำ, ลบเซกเตอร์, ป้องกันเซกเตอร์, ล้างการลงทะเบียนสถานะธง และเขียน nvcr
เพื่อเรียกใช้อดีตampอย่างไรก็ตาม คุณต้องกำหนดค่า FPGA ทำตามขั้นตอนเหล่านี้:
- กำหนดค่า FPGA ตามระบบ Platform Designer ดังแสดงในรูปต่อไปนี้
รูปที่ 7 ระบบตัวออกแบบแพลตฟอร์มที่แสดง ASMI Parallel II IP และ JTAG-to-อวาลอนมาสเตอร์
- บันทึกสคริปต์ TCL ต่อไปนี้ในไดเรกทอรีเดียวกับโครงการของคุณ ตั้งชื่อสคริปต์เป็น epcq128_access.tcl เช่นampเล.
- เรียกใช้คอนโซลระบบ ในคอนโซล ให้ซอร์สสคริปต์โดยใช้ “source epcq128_access.tcl”
Example 1: อ่าน Silicon ID ของอุปกรณ์การกำหนดค่า
Example 2: อ่านและเขียนข้อมูลหนึ่งคำที่ที่อยู่ H'40000000
Exampตอนที่ 3: ลบภาค 64
Example 4: ทำ Sector Protect ที่ Sectors (0 ถึง 127)
Example 5: อ่านและล้างการลงทะเบียนสถานะธง
Example 6: อ่านและเขียน nvcr
คู่มือผู้ใช้ ASMI Parallel II Intel FPGA IP
เวอร์ชัน IP จะเหมือนกับซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชันสูงสุดถึง v19.1 จากซอฟต์แวร์ Intel Quartus Prime Design Suite เวอร์ชัน 19.2 หรือใหม่กว่า คอร์ IP จะมีรูปแบบการกำหนดเวอร์ชัน IP ใหม่
หากไม่มี IP core version อยู่ในรายการ คู่มือผู้ใช้สำหรับ IP core รุ่นก่อนหน้าจะถูกนำมาใช้
| รุ่น Intel Quartus Prime | IP Core รุ่น | คู่มือการใช้งาน |
| 17.0 | 17.0 | คู่มือผู้ใช้ Altera ASMI Parallel II IP Core |
ประวัติการแก้ไขเอกสารสำหรับ ASMI Parallel II Intel FPGA IP User Guide
| เวอร์ชันเอกสาร | รุ่น Intel Quartus Prime | IPVersion | การเปลี่ยนแปลง |
| 2020.07.29 | 18.0 | 18.0 | • อัปเดตชื่อเอกสารเป็น คู่มือผู้ใช้ ASMI Parallel II Intel FPGA IP.
• อัปเดต ตารางที่ 2: การตั้งค่าพารามิเตอร์ ในส่วน พารามิเตอร์. |
| 2018.09.24 | 18.0 | 18.0 | • เพิ่มข้อมูลเกี่ยวกับแอปพลิเคชันและการสนับสนุน ASMI Parallel II Intel FPGA IP core
• เพิ่มหมายเหตุเพื่ออ้างถึง คู่มือผู้ใช้ Serial Flash Interface Intel FPGA IP Core ทั่วไป. • เพิ่มการ ASMI Parallel II Intel FPGA IP Core กรณีการใช้งาน เช่นampเลส ส่วน. |
| 2018.05.07 | 18.0 | 18.0 | • เปลี่ยนชื่อคอร์ IP ของ Altera ASMI Parallel II เป็น ASMI Parallel II Intel FPGA IP คอร์ตามการรีแบรนด์ของ Intel
• เพิ่มการสนับสนุนสำหรับอุปกรณ์ EPCQ-A • เพิ่มบันทึกสัญญาณ clk ใน คำอธิบายพอร์ต โต๊ะ. • อัปเดตคำอธิบายสำหรับสัญญาณ qspi_scein ใน คำอธิบายพอร์ต โต๊ะ. • เพิ่มหมายเหตุในการลงทะเบียน SECTOR_PROTECT ใน ลงทะเบียนแผนที่ โต๊ะ. • อัปเดตบิตและความกว้างสำหรับการลงทะเบียน SECTOR_ERASE และ SUBSECTOR_ERASE ใน ลงทะเบียนแผนที่ โต๊ะ. • อัปเดตบิตและความกว้างสำหรับ SECTOR_PROTECT ลงทะเบียนใน ลงทะเบียนแผนที่ โต๊ะ. |
| ต่อเนื่อง… | |||
| เวอร์ชันเอกสาร | รุ่น Intel Quartus Prime | IPVersion | การเปลี่ยนแปลง |
| • อัปเดตคำอธิบายสำหรับตัวเลือก CHIP SELECT ของรีจิสเตอร์ CONTROL ใน ลงทะเบียนแผนที่ โต๊ะ.
• อัปเดตเชิงอรรถสำหรับการลงทะเบียน SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE และ DIE_ERASE ใน ลงทะเบียนแผนที่ โต๊ะ. • อัปเดตคำอธิบายสำหรับ vl_mem_addr สัญญาณใน คำอธิบายพอร์ต โต๊ะ. • บรรณาธิการแก้ไขเล็กน้อย |
| วันที่ | เวอร์ชัน | การเปลี่ยนแปลง |
| เดือนพฤษภาคม พ.ศ. 2017 | 2017.05.08 | การเปิดตัวครั้งแรก |
อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่รับผิดชอบหรือรับผิดใดๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ
*ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น
เอกสาร / แหล่งข้อมูล
 |
Intel ASMI Parallel II Intel FPGA IP [พีดีเอฟ] คู่มือการใช้งาน ASMI ขนาน II Intel FPGA IP, ASMI, ขนาน II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
