Арбітр MICROCHIP DDR AXI4

Вступ: Стандарт протоколу AXI4-Stream використовує термінологію Master і Slave. Еквівалентна термінологія Microchip, яка використовується в цьому документі, — ініціатор і ціль відповідно.
Резюме: У наведеній нижче таблиці наведено підсумкові характеристики DDR AXI4 Arbiter.

Характеристика	Значення
Основна версія	DDR AXI4 Arbiter v2.2
Підтримувані сімейства пристроїв	–
Підтримуване ліцензування потоку інструментів	–

особливості: DDR AXI4 Arbiter має такі ключові особливості:

• IP-ядро має бути встановлено в IP-каталог програмного забезпечення Libero SoC.
• Ядро налаштовується, генерується та створюється в інструменті SmartDesign для включення до списку проектів Libero.

Використання та продуктивність пристрою:

Деталі пристрою	Сім'я	пристрій	Ресурси	Продуктивність (МГц)
LUTs DFF RAMs LSRAM SRAM Math Blocks Chip Globals	PolarFire	MPF300T-1	5411 4202	266

Функціональний опис

Функціональний опис: У цьому розділі описано деталі впровадження DDR_AXI4_Arbiter. На наступному малюнку показана діаграма контактів верхнього рівня арбітра DDR AXI4.

Параметри DDR_AXI4_Arbiter і сигнали інтерфейсу

Параметри конфігурації:
Параметри конфігурації для DDR_AXI4_Arbiter не вказані в цьому документі.

Вхідні та вихідні сигнали:
Вхідні та вихідні сигнали для DDR_AXI4_Arbiter не вказані в цьому документі.

Хронометражні діаграми
У цьому документі не вказані часові діаграми для DDR_AXI4_Arbiter.

Тестовий стенд

Симуляція:
Деталі моделювання для DDR_AXI4_Arbiter не вказані в цьому документі.
Історія версій
Історія версій для DDR_AXI4_Arbiter не вказана в цьому документі.
Підтримка Microchip FPGA
Інформація про підтримку FPGA Microchip для DDR_AXI4_Arbiter не вказана в цьому документі.

Інструкція з використання продукту

1. Встановіть DDR AXI4 Arbiter v2.2 до IP-каталогу програмного забезпечення Libero SoC.
2. Налаштуйте, згенеруйте та створіть екземпляр ядра в інструменті SmartDesign для включення до списку проектів Libero.

Вступ (поставте запитання)

Спогади є невід’ємною частиною будь-якої звичайної відео та графічної програми. Вони використовуються для буферизації цілих кадрів відео, коли локальної пам’яті FPGA недостатньо для зберігання всього кадру. Коли є кілька читань і записів відеокадрів у DDR, арбітр буде потрібен для арбітражу між кількома запитами. DDR AXI4 Arbiter IP забезпечує 8 каналів запису для запису буферів кадрів у зовнішню пам'ять DDR і 8 каналів читання для читання кадрів із зовнішньої пам'яті. Арбітраж здійснюється за принципом черги. Якщо два запити надходять одночасно, пріоритет матиме канал із меншим номером. Арбітр підключається до IP контролера DDR через інтерфейс AXI4. DDR AXI4 Arbiter надає інтерфейс AXI4 Initiator для вбудованих контролерів DDR. Арбітр підтримує до восьми каналів запису та восьми каналів читання. Блок виконує арбітраж між вісьмома каналами читання, щоб забезпечити доступ до каналу читання AXI у порядку черги. Блок здійснює арбітраж між вісьмома каналами запису, щоб забезпечити доступ до каналу запису AXI у порядку черги. Усі вісім каналів читання та запису мають однаковий пріоритет. Інтерфейс AXI4 Initiator IP-адреси Arbiter можна налаштувати для різної ширини даних у діапазоні від 64 біт до 512 біт.
Важливо: Стандарт протоколу AXI4-Stream використовує термінологію «Master» і «Slave». Еквівалентна термінологія Microchip, яка використовується в цьому документі, — ініціатор і ціль відповідно.
Резюме (Поставте запитання)
У наведеній нижче таблиці наведено підсумкові характеристики DDR AXI4 Arbiter.

Таблиця 1. Характеристики арбітра DDR AXI4

Цей документ стосується DDR AXI4 Arbiter v2.2.

• SoC PolarFire®
• PolarFire
• RTG4™
• IGLOO® 2
• SmartFusion® 2

Потрібен Libero® SoC версії 12.3 або пізнішої версії. IP можна використовувати в режимі RTL без ліцензії. Для отримання додаткової інформації див. DDR_AXI4_Arbiter.

Особливості (задайте питання)

DDR AXI4 Arbiter має такі ключові особливості:

• Вісім каналів запису
• Вісім каналів для читання
• Інтерфейс AXI4 до контролера DDR
• Конфігурована ширина AXI4: 64, 128, 256 і 512 біт
• Конфігурована ширина адреси: від 32 до 64 біт

Впровадження IP Core в Libero® Design Suite (задайте питання)
IP-ядро має бути встановлено в IP-каталог програмного забезпечення Libero SoC. Це встановлюється автоматично за допомогою функції оновлення каталогу IP у програмному забезпеченні Libero SoC або ядро ​​IP завантажується вручну з каталогу. Після встановлення IP-ядра в IP-каталог програмного забезпечення Libero SoC, ядро ​​налаштовується, генерується та створюється в інструменті SmartDesign для включення до списку проектів Libero.
Використання та продуктивність пристрою (поставте запитання)
У наведеній нижче таблиці наведено використання пристрою, що використовується для DDR_AXI4_Arbiter.
Таблиця 2. DDR_AXI4_Використання арбітра

пристрій Подробиці		Ресурси		Продуктивність (МГц)	ОЗУ		Математичні блоки	Чіп Глобальні
Сім'я	пристрій	LUTs	DFF		LSRAM	μSRAM
SoC PolarFire®	MPFS250T-1	5411	4202	266	13	1	0	0
PolarFire	MPF300T-1	5411	4202	266	13	1	0	0
SmartFusion® 2	М2С150-1	5546	4309	192	15	1	0	0

Важливо:

• Дані в попередній таблиці зібрано за допомогою типових налаштувань синтезу та компонування. IP налаштовано на вісім каналів запису, вісім каналів читання, конфігурацію ширини адреси 32 біт і ширини даних 512 біт.
• Тактова частота обмежена 200 МГц під час виконання аналізу синхронізації для досягнення показників продуктивності.

Функціональний опис (задайте питання)
У цьому розділі описано деталі впровадження DDR_AXI4_Arbiter. На наступному малюнку показана діаграма контактів верхнього рівня арбітра DDR AXI4. Малюнок 1-1. Блок-схема верхнього рівня для власного інтерфейсу арбітра

На наступному малюнку показано блок-схему системного рівня DDR_AXI4_Arbiter у режимі інтерфейсу шини. Малюнок 1-2. Блок-схема системного рівня DDR_AXI4_Arbiter

Транзакція зчитування запускається шляхом встановлення високого рівня вхідного сигналу r(x)_req_i на певному каналі зчитування. Арбітр відповідає підтвердженням, коли він готовий обслуговувати запит на читання. Тоді це sampдає початкову адресу AXI і зчитує розмір пакету, який вводиться із зовнішнього ініціатора. Канал обробляє вхідні дані та генерує необхідні транзакції AXI для читання даних із пам’яті DDR. Вихід даних зчитування від арбітра є загальним для всіх каналів зчитування. Під час зчитування даних дійсні дані зчитування відповідного каналу стають високими. Завершення транзакції читання позначається сигналом прочитання, коли всі запитані байти надсилаються. Подібно до транзакції читання, транзакція запису запускається встановленням високого рівня вхідного сигналу w(x)_req_i. Разом із сигналом запиту під час запиту необхідно надати адресу початку запису та довжину пакету. Коли арбітр доступний для обслуговування письмового запиту, він відповідає, надсилаючи сигнал підтвердження по відповідному каналу. Потім користувач повинен надати дані для запису разом із дійсним сигналом на каналі. Кількість тактових сигналів, протягом яких дійсний високий період даних має відповідати довжині пакету. Арбітр завершує операцію запису та встановлює високий рівень сигналу завершення запису, що означає завершення транзакції запису.
Параметри DDR_AXI4_Arbiter і сигнали інтерфейсу (запитання)
У цьому розділі розглядаються параметри конфігуратора графічного інтерфейсу користувача DDR_AXI4_Arbiter і сигнали введення/виведення.
2.1 Параметри конфігурації (поставте запитання)
У наступній таблиці наведено опис параметрів конфігурації, які використовуються в апаратній реалізації DDR_AXI4_Arbiter. Це загальні параметри, і їх можна змінювати відповідно до вимог програми.

Таблиця 2-1. Параметр конфігурації

Сигнал Ім'я	опис
Ширина ідентифікатора AXI	Визначає ширину ідентифікатора AXI.
Ширина даних AXI	Визначає ширину даних AXI.
Ширина адреси AXI	Визначає ширину адреси AXI
Кількість прочитаних каналів	Опції для вибору потрібної кількості каналів запису зі спадного меню від одного до восьми каналів запису.
Кількість каналів запису	Опції для вибору необхідної кількості каналів зчитування зі спадного меню від одного до восьми каналів зчитування.
AXI4_ВИБІР	Варіанти вибору між AXI4_MASTER і AXI4_MIRRORED_SLAVE.
Інтерфейс арбітра	Можливість вибору інтерфейсу шини.

Вхідні та вихідні сигнали (поставте запитання)
У наведеній нижче таблиці наведено вхідні та вихідні порти інтерфейсу DDR ​​AXI4 Arbiter for Bus.
Таблиця 2-2. Вхідні та вихідні порти для арбітражного інтерфейсу шини

Сигнал Ім'я	Напрямок	Ширина	опис
reset_i	Введення	—	Активний низький асинхронний сигнал скидання для розробки
sys_ckl_i	Введення	—	Системний годинник
ddr_ctrl_ready_i	Введення	—	Отримує готовий вхідний сигнал від контролера DDR
ARVALID_I_0	Введення	—	Запит на читання з каналу читання 0
ARSIZE_I_0	Введення	8 біти	розмір пакету читання з каналу читання 0
ARADDR_I_0	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 0
ARREADY_O_0	Вихід	—	Підтвердження арбітра на запит на читання з каналу читання 0
RVALID_O_0	Вихід	—	Прочитати дійсні дані з каналу читання 0
RDATA_O_0	Вихід	[AXI_DATA_WIDTH-1 : 0]	Прочитати дані з каналу читання 0
RLAST_O_0	Вихід	—	Зчитування сигналу кінця кадру з каналу зчитування 0
BUSER_O_r0	Вихід	—	Завершення читання для читання каналу 0
ARVALID_I_1	Введення	—	Запит на читання з каналу читання 1
ARSIZE_I_1	Введення	8 біти	Розмір пакету зчитування з каналу зчитування 1
ARADDR_I_1	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 1
ARREADY_O_1	Вихід	—	Підтвердження арбітра на запит на читання з каналу читання 1
RVALID_O_1	Вихід	—	Прочитати дійсні дані з каналу читання 1
RDATA_O_1	Вихід	[AXI_DATA_WIDTH-1 : 0]	Прочитати дані з каналу читання 1
RLAST_O_1	Вихід	—	Зчитування сигналу кінця кадру з каналу зчитування 1
BUSER_O_r1	Вихід	—	Завершення читання для читання каналу 1
ARVALID_I_2	Введення	—	Запит на читання з каналу читання 2

………..продовження
Сигнал Ім'я	Напрямок	Ширина	опис
ARSIZE_I_2	Введення	8 біти	Розмір пакету зчитування з каналу зчитування 2
ARADDR_I_2	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 2
ARREADY_O_2	Вихід	—	Підтвердження арбітра на запит на читання з каналу читання 2
RVALID_O_2	Вихід	—	Прочитати дійсні дані з каналу читання 2
RDATA_O_2	Вихід	[AXI_DATA_WIDTH-1 : 0]	Прочитати дані з каналу читання 2
RLAST_O_2	Вихід	—	Зчитування сигналу кінця кадру з каналу зчитування 2
BUSER_O_r2	Вихід	—	Завершення читання для читання каналу 2
ARVALID_I_3	Введення	—	Запит на читання з каналу читання 3
ARSIZE_I_3	Введення	8 біти	Розмір пакету зчитування з каналу зчитування 3
ARADDR_I_3	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 3
ARREADY_O_3	Вихід	—	Підтвердження арбітра на запит на читання з каналу читання 3
RVALID_O_3	Вихід	—	Прочитати дійсні дані з каналу читання 3
RDATA_O_3	Вихід	[AXI_DATA_WIDTH-1 : 0]	Прочитати дані з каналу читання 3
RLAST_O_3	Вихід	—	Зчитування сигналу кінця кадру з каналу зчитування 3
BUSER_O_r3	Вихід	—	Завершення читання для читання каналу 3
ARVALID_I_4	Введення	—	Запит на читання з каналу читання 4
ARSIZE_I_4	Введення	8 біти	Розмір пакету зчитування з каналу зчитування 4
ARADDR_I_4	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 4
ARREADY_O_4	Вихід	—	Підтвердження арбітра на запит на читання з каналу читання 4
RVALID_O_4	Вихід	—	Прочитати дійсні дані з каналу читання 4
RDATA_O_4	Вихід	[AXI_DATA_WIDTH-1 : 0]	Прочитати дані з каналу читання 4
RLAST_O_4	Вихід	—	Зчитування сигналу кінця кадру з каналу зчитування 4
BUSER_O_r4	Вихід	—	Завершення читання для читання каналу 4
ARVALID_I_5	Введення	—	Запит на читання з каналу читання 5
ARSIZE_I_5	Введення	8 біти	Розмір пакету зчитування з каналу зчитування 5
ARADDR_I_5	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 5
ARREADY_O_5	Вихід	—	Підтвердження арбітра на запит на читання з каналу читання 5
RVALID_O_5	Вихід	—	Прочитати дійсні дані з каналу читання 5
RDATA_O_5	Вихід	[AXI_DATA_WIDTH-1 : 0]	Прочитати дані з каналу читання 5
RLAST_O_5	Вихід	—	Зчитування сигналу кінця кадру з каналу зчитування 5
BUSER_O_r5	Вихід	—	Завершення читання для читання каналу 5
ARVALID_I_6	Введення	—	Запит на читання з каналу читання 6
ARSIZE_I_6	Введення	8 біти	Розмір пакету зчитування з каналу зчитування 6
ARADDR_I_6	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 6
ARREADY_O_6	Вихід	—	Підтвердження арбітра на запит на читання з каналу читання 6
RVALID_O_6	Вихід	—	Прочитати дійсні дані з каналу читання 6
RDATA_O_6	Вихід	[AXI_DATA_WIDTH-1 : 0]	Прочитати дані з каналу читання 6
RLAST_O_6	Вихід	—	Зчитування сигналу кінця кадру з каналу зчитування 6

………..продовження
Сигнал Ім'я	Напрямок	Ширина	опис
BUSER_O_r6	Вихід	—	Завершення читання для читання каналу 6
ARVALID_I_7	Введення	—	Запит на читання з каналу читання 7
ARSIZE_I_7	Введення	8 біти	Розмір пакету зчитування з каналу зчитування 7
ARADDR_I_7	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 7
ARREADY_O_7	Вихід	—	Підтвердження арбітра на запит на читання з каналу читання 7
RVALID_O_7	Вихід	—	Прочитати дійсні дані з каналу читання 7
RDATA_O_7	Вихід	[AXI_DATA_WIDTH-1 : 0]	Прочитати дані з каналу читання 7
RLAST_O_7	Вихід	—	Зчитування сигналу кінця кадру з каналу зчитування 7
BUSER_O_r7	Вихід	—	Завершення читання для читання каналу 7
AWSIZE_I_0	Введення	8 біти	Розмір пакету запису для каналу запису 0
WDATA_I_0	Введення	[AXI_DATA_WIDTH-1:0]	Вхід відеоданих для запису каналу 0
WVALID_I_0	Введення	—	Запис даних, дійсних для запису каналу 0
AWVALID_I_0	Введення	—	Написати запит із каналу запису 0
AWADDR_I_0	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 0
AWREADY_O_0	Вихід	—	Підтвердження арбітра для запису запиту з каналу запису 0
BUSER_O_0	Вихід	—	Завершення запису для запису каналу 0
AWSIZE_I_1	Введення	8 біти	Розмір пакету запису для каналу запису 1
WDATA_I_1	Введення	[AXI_DATA_WIDTH-1:0]	Вхід відеоданих для запису каналу 1
WVALID_I_1	Введення	—	Запис даних, дійсних для запису каналу 1
AWVALID_I_1	Введення	—	Написати запит із каналу запису 1
AWADDR_I_1	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 1
AWREADY_O_1	Вихід	—	Підтвердження арбітра для запису запиту з каналу запису 1
BUSER_O_1	Вихід	—	Завершення запису для запису каналу 1
AWSIZE_I_2	Введення	8 біти	Розмір пакету запису для каналу запису 2
WDATA_I_2	Введення	[AXI_DATA_WIDTH-1:0]	Вхід відеоданих для запису каналу 2
WVALID_I_2	Введення	—	Запис даних, дійсних для запису каналу 2
AWVALID_I_2	Введення	—	Написати запит із каналу запису 2
AWADDR_I_2	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 2
AWREADY_O_2	Вихід	—	Підтвердження арбітра для запису запиту з каналу запису 2
BUSER_O_2	Вихід	—	Завершення запису для запису каналу 2
AWSIZE_I_3	Введення	8 біти	Розмір пакету запису для каналу запису 3
WDATA_I_3	Введення	[AXI_DATA_WIDTH-1:0]	Вхід відеоданих для запису каналу 3
WVALID_I_3	Введення	—	Запис даних, дійсних для запису каналу 3
AWVALID_I_3	Введення	—	Написати запит із каналу запису 3
AWADDR_I_3	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 3
AWREADY_O_3	Вихід	—	Підтвердження арбітра для запису запиту з каналу запису 3
BUSER_O_3	Вихід	—	Завершення запису для запису каналу 3
AWSIZE_I_4	Введення	8 біти	Розмір пакету запису для каналу запису 4

………..продовження
Сигнал Ім'я	Напрямок	Ширина	опис
WDATA_I_4	Введення	[AXI_DATA_WIDTH-1:0]	Вхід відеоданих для запису каналу 4
WVALID_I_4	Введення	—	Запис даних, дійсних для запису каналу 4
AWVALID_I_4	Введення	—	Написати запит із каналу запису 4
AWADDR_I_4	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 4
AWREADY_O_4	Вихід	—	Підтвердження арбітра для запису запиту з каналу запису 4
BUSER_O_4	Вихід	—	Завершення запису для запису каналу 4
AWSIZE_I_5	Введення	8 біти	Розмір пакету запису для каналу запису 5
WDATA_I_5	Введення	[AXI_DATA_WIDTH-1:0]	Вхід відеоданих для запису каналу 5
WVALID_I_5	Введення	—	Запис даних, дійсних для запису каналу 5
AWVALID_I_5	Введення	—	Написати запит із каналу запису 5
AWADDR_I_5	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 5
AWREADY_O_5	Вихід	—	Підтвердження арбітра для запису запиту з каналу запису 5
BUSER_O_5	Вихід	—	Завершення запису для запису каналу 5
AWSIZE_I_6	Введення	8 біти	Розмір пакету запису для каналу запису 6
WDATA_I_6	Введення	[AXI_DATA_WIDTH-1:0]	Вхід відеоданих для запису каналу 6
WVALID_I_6	Введення	—	Запис даних, дійсних для запису каналу 6
AWVALID_I_6	Введення	—	Написати запит із каналу запису 6
AWADDR_I_6	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 6
AWREADY_O_6	Вихід	—	Підтвердження арбітра для запису запиту з каналу запису 6
BUSER_O_6	Вихід	—	Завершення запису для запису каналу 6
AWSIZE_I_7	Введення	8 біти	Розмір пакету запису з каналу запису 7
WDATA_I_7	Введення	[AXI_DATA_WIDTH-1:0]	Вхід відеоданих для запису каналу 7
WVALID_I_7	Введення	—	Запис даних, дійсних для запису каналу 7
AWVALID_I_7	Введення	—	Напишіть запит із 7 каналу написання
AWADDR_I_7	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку має відбуватися запис із каналу запису 7
AWREADY_O_7	Вихід	—	Підтвердження арбітра для запису запиту з каналу запису 7
BUSER_O_7	Вихід	—	Завершення запису для запису каналу 7

У наведеній нижче таблиці перераховано вхідні та вихідні порти DDR AXI4 Arbiter для рідного інтерфейсу.
Таблиця 2-3. Вхідні та вихідні порти для рідного інтерфейсу арбітра

Сигнал Ім'я	Напрямок	Ширина	опис
reset_i	Введення	—	Активний низький сигнал асинхронного скидання для проектування
sys_clk_i	Введення	—	Системний годинник
ddr_ctrl_ready_i	Введення	—	Отримує вхідний сигнал готовності від контролера DDR
r0_req_i	Введення	—	Прочитати запит від ініціатора 0
r0_burst_size_i	Введення	8 біти	Зчитування розміру пакету
r0_rstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 0
r0_ack_o	Вихід	—	Підтвердження арбітра прочитати запит від ініціатора 0

………..продовження
Сигнал Ім'я	Напрямок	Ширина	опис
r0_data_valid_o	Вихід	—	Прочитати дійсні дані з каналу читання 0
r0_done_o	Вихід	—	Прочитати завершення до ініціатора 0
r1_req_i	Введення	—	Прочитати запит від ініціатора 1
r1_burst_size_i	Введення	8 біти	Зчитування розміру пакету
r1_rstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 1
r1_ack_o	Вихід	—	Підтвердження арбітра прочитати запит від ініціатора 1
r1_data_valid_o	Вихід	—	Прочитати дійсні дані з каналу читання 1
r1_done_o	Вихід	—	Прочитати завершення до ініціатора 1
r2_req_i	Введення	—	Прочитати запит від ініціатора 2
r2_burst_size_i	Введення	8 біти	Зчитування розміру пакету
r2_rstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 2
r2_ack_o	Вихід	—	Підтвердження арбітра прочитати запит від ініціатора 2
r2_data_valid_o	Вихід	—	Прочитати дійсні дані з каналу читання 2
r2_done_o	Вихід	—	Прочитати завершення до ініціатора 2
r3_req_i	Введення	—	Прочитати запит від ініціатора 3
r3_burst_size_i	Введення	8 біти	Зчитування розміру пакету
r3_rstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 3
r3_ack_o	Вихід	—	Підтвердження арбітра прочитати запит від ініціатора 3
r3_data_valid_o	Вихід	—	Прочитати дійсні дані з каналу читання 3
r3_done_o	Вихід	—	Прочитати завершення до ініціатора 3
r4_req_i	Введення	—	Прочитати запит від ініціатора 4
r4_burst_size_i	Введення	8 біти	Зчитування розміру пакету
r4_rstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 4
r4_ack_o	Вихід	—	Підтвердження арбітра прочитати запит від ініціатора 4
r4_data_valid_o	Вихід	—	Прочитати дійсні дані з каналу читання 4
r4_done_o	Вихід	—	Прочитати завершення до ініціатора 4
r5_req_i	Введення	—	Прочитати запит від ініціатора 5
r5_burst_size_i	Введення	8 біти	Зчитування розміру пакету
r5_rstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 5
r5_ack_o	Вихід	—	Підтвердження арбітра прочитати запит від ініціатора 5
r5_data_valid_o	Вихід	—	Прочитати дійсні дані з каналу читання 5
r5_done_o	Вихід	—	Прочитати завершення до ініціатора 5
r6_req_i	Введення	—	Прочитати запит від ініціатора 6
r6_burst_size_i	Введення	8 біти	Зчитування розміру пакету
r6_rstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 6
r6_ack_o	Вихід	—	Підтвердження арбітра прочитати запит від ініціатора 6
r6_data_valid_o	Вихід	—	Прочитати дійсні дані з каналу читання 6
r6_done_o	Вихід	—	Прочитати завершення до ініціатора 6
r7_req_i	Введення	—	Прочитати запит від ініціатора 7
r7_burst_size_i	Введення	8 біти	Зчитування розміру пакету

………..продовження
Сигнал Ім'я	Напрямок	Ширина	опис
r7_rstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, з якої має розпочатися читання для каналу читання 7
r7_ack_o	Вихід	—	Підтвердження арбітра прочитати запит від ініціатора 7
r7_data_valid_o	Вихід	—	Прочитати дійсні дані з каналу читання 7
r7_done_o	Вихід	—	Прочитати завершення до ініціатора 7
rdata_o	Вихід	[AXI_DATA_WIDTH – 1:0]	Виведення відеоданих із каналу читання
w0_burst_size_i	Введення	8 біти	Напишіть розмір пакету
w0_data_i	Введення	[AXI_DATA_WIDTH – 1:0]	Вхід відеоданих для запису каналу 0
w0_data_valid_i	Введення	—	Запис даних, дійсних для запису каналу 0
w0_req_i	Введення	—	Написати запит від ініціатора 0
w0_wstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 0
w0_ack_o	Вихід	—	Підтвердження арбітра на написання запиту від ініціатора 0
w0_done_o	Вихід	—	Записати завершення в ініціатор 0
w1_burst_size_i	Введення	8 біти	Напишіть розмір пакету
w1_data_i	Введення	[AXI_DATA_WIDTH – 1:0]	Вхід відеоданих для запису каналу 1
w1_data_valid_i	Введення	—	Запис даних, дійсних для запису каналу 1
w1_req_i	Введення	—	Написати запит від ініціатора 1
w1_wstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 1
w1_ack_o	Вихід	—	Підтвердження арбітра на написання запиту від ініціатора 1
w1_done_o	Вихід	—	Записати завершення в ініціатор 1
w2_burst_size_i	Введення	8 біти	Напишіть розмір пакету
w2_data_i	Введення	[AXI_DATA_WIDTH – 1:0]	Вхід відеоданих для запису каналу 2
w2_data_valid_i	Введення	—	Запис даних, дійсних для запису каналу 2
w2_req_i	Введення	—	Написати запит від ініціатора 2
w2_wstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 2
w2_ack_o	Вихід	—	Підтвердження арбітра на написання запиту від ініціатора 2
w2_done_o	Вихід	—	Записати завершення в ініціатор 2
w3_burst_size_i	Введення	8 біти	Напишіть розмір пакету
w3_data_i	Введення	[AXI_DATA_WIDTH – 1:0]	Вхід відеоданих для запису каналу 3
w3_data_valid_i	Введення	—	Запис даних, дійсних для запису каналу 3
w3_req_i	Введення	—	Написати запит від ініціатора 3
w3_wstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 3
w3_ack_o	Вихід	—	Підтвердження арбітра на написання запиту від ініціатора 3
w3_done_o	Вихід	—	Записати завершення в ініціатор 3
w4_burst_size_i	Введення	8 біти	Напишіть розмір пакету
w4_data_i	Введення	[AXI_DATA_WIDTH – 1:0]	Вхід відеоданих для запису каналу 4
w4_data_valid_i	Введення	—	Запис даних, дійсних для запису каналу 4
w4_req_i	Введення	—	Написати запит від ініціатора 4
w4_wstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку має відбуватися запис із каналу запису 4

………..продовження
Сигнал Ім'я	Напрямок	Ширина	опис
w4_ack_o	Вихід	—	Підтвердження арбітра на написання запиту від ініціатора 4
w4_done_o	Вихід	—	Записати завершення в ініціатор 4
w5_burst_size_i	Введення	8 біти	Напишіть розмір пакету
w5_data_i	Введення	[AXI_DATA_WIDTH – 1:0]	Вхід відеоданих для запису каналу 5
w5_data_valid_i	Введення	—	Запис даних, дійсних для запису каналу 5
w5_req_i	Введення	—	Написати запит від ініціатора 5
w5_wstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 5
w5_ack_o	Вихід	—	Підтвердження арбітра на написання запиту від ініціатора 5
w5_done_o	Вихід	—	Записати завершення в ініціатор 5
w6_burst_size_i	Введення	8 біти	Напишіть розмір пакету
w6_data_i	Введення	[AXI_DATA_WIDTH – 1:0]	Вхід відеоданих для запису каналу 6
w6_data_valid_i	Введення	—	Запис даних, дійсних для запису каналу 6
w6_req_i	Введення	—	Написати запит від ініціатора 6
w6_wstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 6
w6_ack_o	Вихід	—	Підтвердження арбітра на написання запиту від ініціатора 6
w6_done_o	Вихід	—	Записати завершення в ініціатор 6
w7_burst_size_i	Введення	8 біти	Напишіть розмір пакету
w7_data_i	Введення	[AXI_DATA_WIDTH – 1:0]	Вхід відеоданих для запису каналу 7
w7_data_valid_i	Введення	—	Запис даних, дійсних для запису каналу 7
w7_req_i	Введення	—	Написати запит від ініціатора 7
w7_wstart_addr_i	Введення	[AXI_ADDR_WIDTH – 1:0]	Адреса DDR, на яку запис має відбуватися з каналу запису 7
w7_ack_o	Вихід	—	Підтвердження арбітра на написання запиту від ініціатора 7
w7_done_o	Вихід	—	Записати завершення в ініціатор 7
Сигнали AXI I/F
Читати адресний канал
arid_o	Вихід	[AXI_ID_WIDTH – 1:0]	Прочитати ідентифікатор адреси. Ідентифікація tag для групи адрес читання сигналів.
araddr_o	Вихід	[AXI_ADDR_WIDTH – 1:0]	Прочитайте адресу. Надає початкову адресу пакетної транзакції читання. Надається лише початкова адреса пакету.
arlen_o	Вихід	[7:0]	Довжина розриву. Забезпечує точну кількість передач у серії. Ця інформація визначає кількість передач даних, пов’язаних з адресою.
arsize_o	Вихід	[2:0]	Розмір вибуху. Розмір кожної передачі в пакеті.
arburst_o	Вихід	[1:0]	Вибуховий тип. У поєднанні з інформацією про розмір детально описує, як обчислюється адреса для кожної передачі в пакеті. Виправлено на 2'b01 à Інкрементний пакет адрес.
arlock_o	Вихід	[1:0]	Тип замка. Надає додаткову інформацію про атомні характеристики перенесення. Виправлено до 2'b00 à звичайний доступ.

………..продовження
Сигнал Ім'я	Напрямок	Ширина	опис
arcache_o	Вихід	[3:0]	Тип кешу. Надає додаткову інформацію про кешовані характеристики передачі. Виправлено на 4'b0000 à Не кешується та не буферизується.
arprot_o	Вихід	[2:0]	Тип захисту. Надає інформацію про блок захисту для транзакції. Виправлено на 3'b000 à Звичайний, безпечний доступ до даних.
arvalid_o	Вихід	—	Прочитана адреса дійсна. Коли HIGH, адреса читання та керуюча інформація є дійсними та залишаються високими, доки сигнал підтвердження адреси не стане високим. 1 = адреса та керуюча інформація дійсні 0 = адреса та керуюча інформація недійсні
arready_o	Введення	—	Прочитати адресу готова. Ціль готова прийняти адресу та відповідні сигнали керування. 1 = ціль готова 0 = мета не готова
Читати канал даних
позбутися	Введення	[AXI_ID_WIDTH – 1:0]	Прочитати ID tag. ID tag зчитаної групи даних сигналів. Значення rid створює ціль і має відповідати значенню rid транзакції читання, на яку він відповідає.
rdata	Введення	[AXI_DATA_WIDTH – 1:0]	Прочитати дані
відп	Введення	[1:0]	Прочитайте відповідь. Статус прочитаної передачі. Допустимі відповіді OKAY, EXOKAY, SLVERR і DECERR.
rlast	Введення	—	Прочитано востаннє. Остання передача в серії читання.
дійсний	Введення	—	Читайте дійсно. Необхідні дані для зчитування доступні, і передачу зчитування можна завершити. 1 = дані для читання доступні 0 = прочитані дані недоступні
готовий	Вихід	—	Читайте готове. Ініціатор може прийняти прочитані дані та інформацію відповіді. 1= готовий ініціатор 0 = ініціатор не готовий
Напишіть канал адреси
awid	Вихід	[AXI_ID_WIDTH – 1:0]	Напишіть ідентифікатор адреси. Ідентифікація tag для групи адрес запису сигналів.
awaddr	Вихід	[AXI_ADDR_WIDTH – 1:0]	Пишіть адресу. Надає адресу першого переказу в пакетній транзакції запису. Пов'язані керуючі сигнали використовуються для визначення адрес передач, що залишилися в пакеті.
шило	Вихід	[7:0]	Довжина розриву. Забезпечує точну кількість передач у серії. Ця інформація визначає кількість передач даних, пов’язаних з адресою.
awsize	Вихід	[2:0]	Розмір вибуху. Розмір кожної передачі в пакеті. Стрибки байтової доріжки вказують, які саме байтові доріжки потрібно оновити.
трепет	Вихід	[1:0]	Вибуховий тип. У поєднанні з інформацією про розмір детально описує, як обчислюється адреса для кожної передачі в пакеті. Виправлено на 2'b01 à Інкрементний пакет адрес.

………..продовження
Сигнал Ім'я	Напрямок	Ширина	опис
awlock	Вихід	[1:0]	Тип замка. Надає додаткову інформацію про атомні характеристики перенесення. Виправлено до 2'b00 à звичайний доступ.
awcache	Вихід	[3:0]	Тип кешу. Вказує на буферизацію, кешування, наскрізний запис, зворотний запис і розподіл атрибутів транзакції. Виправлено на 4'b0000 à Не кешується та не буферизується.
awprot	Вихід	[2:0]	Тип захисту. Вказує на звичайний, привілейований або безпечний рівень захисту транзакції та чи є транзакція доступом до даних чи доступом до інструкцій. Виправлено на 3'b000 à Звичайний, безпечний доступ до даних.
awvalid	Вихід	—	Напишіть дійсну адресу. Вказує на наявність дійсної адреси запису та керуючої інформації. 1 = доступна інформація про адресу та контроль 0 = інформація про адресу та керування недоступна. Адреса та керуюча інформація залишаються стабільними, доки сигнал підтвердження адреси вже не стане ВИСОКИМ.
вже	Введення	—	Напишіть адресу готову. Вказує на те, що мета готова прийняти адресу та пов’язані сигнали керування. 1 = ціль готова 0 = мета не готова
Записати канал даних
wdata	Вихід	[AXI_DATA_WIDTH – 1:0]	Записати дані
wstrb	Вихід	[AXI_DATA_WIDTH – 8:0]	Пишіть стробоскопи. Цей сигнал вказує, які байтові доріжки потрібно оновити в пам'яті. Існує один строб запису на кожні вісім бітів шини даних запису.
wlast	Вихід	—	Пишіть останнім. Остання передача в пакеті запису.
wvalid	Вихід	—	Пишіть вірно. Доступні дійсні дані запису та стробоскопи. 1 = доступні дані запису та стробоскопи 0 = дані запису та стробоскопи недоступні
готовий	Введення	—	Пишіть готовий. Ціль може прийняти дані для запису. 1 = ціль готова 0 = мета не готова
Написати канал відповіді
ставка	Введення	[AXI_ID_WIDTH – 1:0]	ID відповіді. Ідентифікація tag відповіді на запис. Значення ставки має відповідати значенню awid транзакції запису, на яку відповідає мета.
bresp	Введення	[1:0]	Напишіть відповідь. Статус транзакції запису. Допустимі відповіді OKAY, EXOKAY, SLVERR і DECERR.
bvalid	Введення	—	Напишіть відповідь дійсну. Доступна дійсна відповідь на запис. 1 = відповідь на запис доступна 0 = відповідь на запис недоступна
хлібний	Вихід	—	Відповідь готова. Ініціатор може прийняти інформацію про відповідь. 1 = ініціатор готовий 0 = ініціатор не готовий

Часові діаграми (поставте запитання)
У цьому розділі розглядаються часові діаграми DDR_AXI4_Arbiter. На наступних малюнках показано з’єднання входів запиту читання та запису, початкової адреси пам’яті, входів запису від зовнішнього ініціатора, підтвердження читання чи запису та входів завершення читання чи запису, наданих арбітром.
Малюнок 3-1. Часова діаграма для сигналів, що використовуються для запису/читання через інтерфейс AXI4

Тестовий стенд (поставте запитання)
Уніфікований тестовий стенд використовується для перевірки та тестування DDR_AXI4_Arbiter, який називається тестовим стендом користувача. Testbench надається для перевірки функціональності IP-адреси DDR_AXI4_Arbiter. Цей тестовий стенд працює лише для двох каналів читання та двох каналів запису з конфігурацією інтерфейсу шини.
 Симуляція (задайте питання)
Наступні кроки описують, як симулювати ядро ​​за допомогою тестового стенду:

1. Відкрийте вкладку Libero® SoC Catalog, розгорніть Solutions-Video, двічі клацніть DDR_AXI4_Arbiter, а потім натисніть OK. Документація, пов’язана з IP, указана в розділі «Документація». Важливо: якщо ви не бачите вкладку Каталог, перейдіть до View > меню Windows і клацніть «Каталог», щоб зробити його видимим.

Малюнок 4-1. DDR_AXI4_Arbiter IP Core у каталозі Libero SoC

З’явиться вікно створення компонента, як показано нижче. Натисніть OK. Переконайтеся, що назва DDR_AXI4_ARBITER_PF_C0.
Малюнок 4-2. Створити компонент

Налаштуйте IP для 2 каналів читання, 2 каналів запису та виберіть інтерфейс шини, як показано на малюнку нижче, і натисніть OK, щоб створити IP.
Малюнок 4-3. Конфігурація

На вкладці «Ієрархія стимулів» виберіть тестовий стенд (DDR_AXI4_ARBITER_PF_tb.v), клацніть правою кнопкою миші, а потім клацніть «Імітація попереднього синтезу» > «Відкрити інтерактивно».
Важливо: Якщо ви не бачите вкладку «Ієрархія стимулів», перейдіть до View > меню Windows і клацніть «Ієрархія стимулів», щоб зробити її видимою.
Малюнок 4-4. Симуляція проектування перед синтезомModelSim відкривається з тестовим стендом file, як показано на наступному малюнку.
Малюнок 4-5. Вікно моделювання ModelSim

Важливо: Якщо моделювання перервано через обмеження часу виконання, указане в .do file, скористайтеся командою run -all, щоб завершити симуляцію.
Історія версій (поставте запитання)
Історія переглядів описує зміни, внесені в документ. Зміни перераховані за версіями, починаючи з останньої публікації.
Таблиця 5-1. Історія версій

Ревізія	Дата	опис
A	04/2023	Нижче наведено список змін у версії A документа: • Перенесено документ на шаблон Microchip. • Оновлено номер документа на DS00004976A з 50200950. • Додано 4. Тестовий стенд.
2.0	—	Нижче наведено список змін у версії 2.0 документа: • Додано Малюнок 1-2. • Додано Таблиця 2-2. • Оновлено назви деяких вхідних і вихідних сигналів Таблиця 2-2.
1.0	—	Початковий випуск.

Підтримка Microchip FPGA (поставте запитання)
Група продуктів Microchip FPGA підтримує свої продукти різними службами підтримки, включаючи службу підтримки клієнтів, центр технічної підтримки клієнтів, webсайт, а також офіси продажів по всьому світу. Клієнтам пропонується відвідати онлайн-ресурси Microchip, перш ніж звертатися в службу підтримки, оскільки дуже ймовірно, що на їхні запити вже було отримано відповідь. Зверніться до Центру технічної підтримки через webна сайті www.microchip.com/support. Вкажіть номер частини пристрою FPGA, виберіть відповідну категорію корпусу та завантажте дизайн files під час створення запиту технічної підтримки. Зверніться до служби підтримки клієнтів, щоб отримати нетехнічну підтримку продукту, як-от ціноутворення, оновлення продукту, оновлену інформацію, статус замовлення та авторизацію.

• З Північної Америки телефонуйте за номером 800.262.1060
• З іншого світу телефонуйте за номером 650.318.4460
• Факс, з будь-якої точки світу, 650.318.8044

Інформація про мікрочіп (поставте запитання)

Мікрочіп Webсайт (задати питання)
Microchip надає онлайн-підтримку через наш webсайт за адресою www.microchip.com/. Це webсайт використовується для виготовлення fileі інформація, легко доступна клієнтам. Деякі з доступного вмісту включають:

• Підтримка продукту – Специфікації та помилки, примітки щодо застосування та sampфайлові програми, ресурси дизайну, посібники користувача та документи підтримки апаратного забезпечення, останні версії програмного забезпечення та архівне програмне забезпечення
• Загальна технічна підтримка – Часті запитання (FAQ), запити на технічну підтримку, онлайн-групи обговорення, список учасників партнерської програми Microchip design
• Бізнес Microchip – Посібники з вибору продукції та замовлення, останні прес-релізи Microchip, список семінарів і заходів, списки торгових офісів Microchip, дистриб’юторів і представників заводів

Служба повідомлень про зміну продукту (поставте запитання)
Служба сповіщень про зміну продукту від Microchip допомагає тримати клієнтів в курсі продуктів Microchip. Підписники отримуватимуть сповіщення електронною поштою щоразу про зміни, оновлення, перегляди чи помилки, пов’язані з певним сімейством продуктів або інструментом розробки, що їх цікавить. Для реєстрації перейдіть на www.microchip.com/pcn та дотримуйтесь інструкцій щодо реєстрації.
Підтримка клієнтів (поставте запитання)
Користувачі продуктів Microchip можуть отримати допомогу декількома каналами:

• Дистриб'ютор або представник
• Місцевий офіс продажу
• Інженер із вбудованих рішень (ESE)
• Технічна підтримка

Клієнти повинні звернутися до свого дистриб’ютора, представника або ESE для отримання підтримки. Місцеві офіси продажу також доступні для допомоги клієнтам. У цьому документі міститься перелік торгових офісів і місць розташування. Технічна підтримка доступна через webсайт за адресою: www.microchip.com/support.
Microchip розробляє функцію захисту коду (поставте запитання)
Зверніть увагу на такі деталі функції захисту коду на продуктах Microchip:

• Продукти Microchip відповідають специфікаціям, що містяться в їхніх конкретних даних Microchip.
• Компанія Microchip вважає, що її сімейство продуктів є безпечним за умови використання за призначенням, у межах робочих специфікацій і за нормальних умов.
• Microchip цінує та агресивно захищає свої права інтелектуальної власності. Спроби порушити функції захисту коду продукту Microchip суворо заборонені та можуть порушувати Закон про захист авторських прав у цифрову епоху.
• Ні Microchip, ні будь-який інший виробник напівпровідників не може гарантувати безпеку свого коду. Захист коду не означає, що ми гарантуємо, що продукт є «незламним». Захист коду постійно розвивається. Microchip прагне постійно вдосконалювати функції захисту коду наших продуктів.

Юридична інформація (поставте запитання)
Цю публікацію та наведену тут інформацію можна використовувати лише з продуктами Microchip, у тому числі для проектування, тестування та інтеграції продуктів Microchip у вашу програму. Використання цієї інформації в будь-який інший спосіб порушує ці умови. Інформація щодо програм пристрою надається лише для вашої зручності та може бути замінена оновленнями. Ви несете відповідальність за те, щоб ваша програма відповідала вашим вимогам. Щоб отримати додаткову підтримку, зверніться до місцевого відділу продажів Microchip або отримайте додаткову підтримку за адресою www.microchip.com/en-us/support/design-help/ служби підтримки клієнтів. ЦЯ ІНФОРМАЦІЯ НАДАЄТЬСЯ MICROCHIP «ЯК Є». MICROCHIP НЕ РОБИТЬ ЖОДНИХ ЗАЯВ АБО ГАРАНТІЙ ВИДУ, ЯВНИХ АБО НЕПРЯМИХ, ПИСЬМОВИХ АБО УСНИХ, СТАТУТНИХ АБО ІНШИХ, ПОВ’ЯЗАНИХ З ІНФОРМАЦІЄЮ, ВКЛЮЧАЮЧИ, НЕ ОБМЕЖУЮЧИСИСЬ, БУДЬ-ЯКІ НЕПРЯМІ ГАРАНТІЇ НЕПОРУШЕННЯ, ПРИДАТНОСТІ ДЛЯ ПРОДАЖУ ТА ВІДПОВІДНОСТІ ESS ДЛЯ КОНКРЕТНОЇ МЕТИ АБО ГАРАНТІЙ ПОВ’ЯЗАНО З ЙОГО СТАНОМ, ЯКІСТЮ АБО ЕФЕКТИВНІСТЮ. MICROCHIP НЕ НЕСЕ ВІДПОВІДАЛЬНОСТІ ЗА БУДЬ-ЯКІ НЕПРЯМІ, СПЕЦІАЛЬНІ, ШТРАФНІ, ВИПАДКОВІ АБО ВТРАТИ, ПОШКОДЖЕННЯ, ВАРТІСТЬ АБО ВИТРАТИ БУДЬ-ЯКОГО ВИДУ, ПОВ’ЯЗАНІ З ІНФОРМАЦІЄЮ АБО ЇЇ ВИКОРИСТАННЯМ, НАВІТЬ ЯКЩО MICROCHIP БУВ EN ПОВІДОМЛЕНИЙ МОЖЛИВІСТЬ АБО ЗБИТКИ ПЕРЕДБАЧЕНІ? НАСІЛЬКИ ДОЗВОЛЕНО ЗАКОНОМ, ЗАГАЛЬНА ВІДПОВІДАЛЬНІСТЬ MICROCHIP ЗА УСІМИ ПРЕТЕНЗІЯМИ, БУДЬ-ЯКИМ ПОВ’ЯЗАНИМ З ІНФОРМАЦІЄЮ АБО ЇЇ ВИКОРИСТАННЯМ, НЕ ПЕРЕВИЩАЄ КІЛЬКІСТЬ ЗБОРОВ, ЯКЩО ІСУТЬ, ЯКІ ВИ СПЛАТИЛИ БЕЗПОСЕРЕДНЯ MICROCHIP ЗА ІНФОРМАЦІЮ. Використання пристроїв Microchip для забезпечення життєзабезпечення та/або забезпечення безпеки здійснюється повністю на ризик покупця, і покупець погоджується захищати, відшкодовувати збитки та звільняти Microchip від будь-яких збитків, претензій, позовів або витрат, що виникають у результаті такого використання. Жодні ліцензії не передаються, неявно чи іншим чином, за будь-якими правами інтелектуальної власності Microchip, якщо не зазначено інше.
Товарні знаки (поставте запитання)
Назва та логотип Microchip, логотип Microchip, Adaptec, AVR, логотип AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, логотип Microsemi, MOST, логотип MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, логотип PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, логотип SST, SuperFlash, Symmetricom, SyncServer, Tachyon , TimeSource, tinyAVR, UNI/O, Vectron і XMEGA є зареєстрованими товарними знаками Microchip Technology Incorporated у США та інших країнах. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, логотип ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime і ZL є зареєстрованими товарними знаками Microchip Technology Incorporated у США. Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard , CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Кнопка на дисплеї, KoD, maxCrypto, максView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX , RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect і ZENA є товарними знаками Microchip Technology Incorporated у США та інших країнах. SQTP є знаком обслуговування Microchip Technology Incorporated у США. Логотип Adaptec, Frequency on Demand, Silicon Storage Technology і Symmcom є зареєстрованими товарними знаками Microchip Technology Inc. в інших країнах. GestIC є зареєстрованою торговою маркою Microchip Technology Germany II GmbH & Co. KG, дочірньої компанії Microchip Technology Inc., в інших країнах. Усі інші торгові марки, згадані тут, є власністю відповідних компаній. © 2023, Microchip Technology Incorporated та її дочірні компанії. Всі права захищено.
ISBN: 978-1-6683-2302-1 Система управління якістю (поставте запитання) Для отримання інформації щодо систем управління якістю Microchip відвідайте www.microchip.com/quality.

Продажі та обслуговування по всьому світу

АМЕРИКА	АЗІЯ/ТИХИЙ ОКЕАН	АЗІЯ/ТИХИЙ ОКЕАН	ЄВРОПА
Корпоративний Офіс 2355 West Chandler Blvd. Чандлер, AZ 85224-6199 тел.: 480-792-7200 Факс: 480-792-7277 Технічна підтримка: www.microchip.com/support Web Адреса: www.microchip.com Атланта Дулут, Джорджія тел.: 678-957-9614 Факс: 678-957-1455 Остін, Техас тел.: 512-257-3370 Бостон Вестборо, Массачусетс Тел.: 774-760-0087 Факс: 774-760-0088 Чикаго Ітаска, Іллінойс тел.: 630-285-0071 Факс: 630-285-0075 Даллас Аддісон, Техас тел.: 972-818-7423 Факс: 972-818-2924 Детройт Нові, М.І тел.: 248-848-4000 Х'юстон, Техас тел.: 281-894-5983 Індіанаполіс Noblesville, IN Тел.: 317-773-8323 Факс: 317-773-5453 тел.: 317-536-2380 Лос-Анджелес Mission Viejo, CA Тел.: 949-462-9523 Факс: 949-462-9608 тел.: 951-273-7800 Ролі, Північна Кароліна тел.: 919-844-7510 Нью-Йорк, Нью-Йорк тел.: 631-435-6000 Сан-Хосе, Каліфорнія тел.: 408-735-9110 тел.: 408-436-4270 Канада – Торонто тел.: 905-695-1980 Факс: 905-695-2078	Австралія – Сідней Тел.: 61-2-9868-6733 Китай – Пекін Тел.: 86-10-8569-7000 Китай – Ченду Тел.: 86-28-8665-5511 Китай – Чунцин Тел.: 86-23-8980-9588 Китай – Дунгуань Тел.: 86-769-8702-9880 Китай – Гуанчжоу Тел.: 86-20-8755-8029 Китай – Ханчжоу Тел.: 86-571-8792-8115 Китай – САР Гонконг Тел.: 852-2943-5100 Китай – Нанкін Тел.: 86-25-8473-2460 Китай – Циндао Тел.: 86-532-8502-7355 Китай – Шанхай Тел.: 86-21-3326-8000 Китай – Шеньян Тел.: 86-24-2334-2829 Китай – Шеньчжень Тел.: 86-755-8864-2200 Китай – Сучжоу Тел.: 86-186-6233-1526 Китай – Ухань Тел.: 86-27-5980-5300 Китай – Сіань Тел.: 86-29-8833-7252 Китай – Сямень Тел.: 86-592-2388138 Китай – Чжухай Тел.: 86-756-3210040	Індія – Бангалор Тел.: 91-80-3090-4444 Індія – Нью-Делі Тел.: 91-11-4160-8631 Індія - Пуна Тел.: 91-20-4121-0141 Японія – Осака Тел.: 81-6-6152-7160 Японія – Токіо Тел: 81-3-6880-3770 Корея – Тегу Тел.: 82-53-744-4301 Корея – Сеул Тел.: 82-2-554-7200 Малайзія – Куала-Лумпур Тел.: 60-3-7651-7906 Малайзія – Пенанг Тел.: 60-4-227-8870 Філіппіни – Маніла Тел.: 63-2-634-9065 Сінгапур Тел.: 65-6334-8870 Тайвань – Синь Чу Тел.: 886-3-577-8366 Тайвань – Гаосюн Тел.: 886-7-213-7830 Тайвань – Тайбей Тел.: 886-2-2508-8600 Таїланд – Бангкок Тел.: 66-2-694-1351 В'єтнам - Хошимін Тел.: 84-28-5448-2100	Австрія – Вельс Тел.: 43-7242-2244-39 Факс: 43-7242-2244-393 Данія – Копенгаген Тел.: 45-4485-5910 Факс: 45-4485-2829 Фінляндія – Еспоо Тел.: 358-9-4520-820 Франція – Париж Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Німеччина – Гархінг Тел.: 49-8931-9700 Німеччина – Хаан Тел.: 49-2129-3766400 Німеччина – Хайльбронн Тел.: 49-7131-72400 Німеччина – Карлсруе Тел.: 49-721-625370 Німеччина – Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Німеччина – Розенхайм Тел.: 49-8031-354-560 Ізраїль – Раанана Тел.: 972-9-744-7705 Італія – Мілан Тел.: 39-0331-742611 Факс: 39-0331-466781 Італія – Падуя Тел.: 39-049-7625286 Нідерланди – Drunen Тел.: 31-416-690399 Факс: 31-416-690340 Норвегія – Тронхейм Тел.: 47-72884388 Польща – Варшава Тел.: 48-22-3325737 Румунія – Бухарест Tel: 40-21-407-87-50 Іспанія – Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швеція – Гетенберг Tel: 46-31-704-60-40 Швеція – Стокгольм Тел.: 46-8-5090-4654 Великобританія – Вокінгем Тел.: 44-118-921-5800 Факс: 44-118-921-5820

© 2023 Microchip Technology Inc. та її дочірні компанії

Документи / Ресурси

Арбітр MICROCHIP DDR AXI4 [pdfПосібник користувача DDR AXI4 Arbiter, DDR AXI4, Arbiter

Список літератури

• Посібник користувача