MICROCHIP DDR AXI4 Arbitru
Introduzzjoni: L-istandard tal-protokoll AXI4-Stream juża t-terminoloġija Master u Slav. It-terminoloġija tal-Mikroċippa ekwivalenti użata f'dan id-dokument hija Inizjatur u Mira, rispettivament.
Sommarju: It-tabella li ġejja tipprovdi sommarju tal-karatteristiċi tal-Arbitru DDR AXI4.
| Karatteristiku | Valur |
|---|---|
| Verżjoni Core | DDR AXI4 Arbiter v2.2 |
| Familji ta' Apparat Appoġġjati | – |
| Liċenzjar tal-Fluss tal-Għodda Appoġġjati | – |
Karatteristiċi: DDR AXI4 Arbiter għandu l-karatteristiċi ewlenin li ġejjin:
- Il-qalba tal-IP għandha tkun installata fil-Katalgu IP tas-softwer Libero SoC.
- Il-qalba hija kkonfigurata, ġġenerata u istantanjata fi ħdan l-għodda SmartDesign għall-inklużjoni fil-lista tal-proġetti Libero.
Użu u Prestazzjoni tal-Apparat:
| Dettalji tal-Apparat | Familja | Apparat | Riżorsi | Prestazzjoni (MHz) |
|---|---|---|---|---|
| LUTs DFF RAMs LSRAM SRAM Math Blocks Chip Globals | PolarFire | MPF300T-1 | 5411 4202 | 266 |
Deskrizzjoni Funzjonali
Deskrizzjoni Funzjonali: Din it-taqsima tiddeskrivi d-dettalji tal-implimentazzjoni tad-DDR_AXI4_Arbiter. Il-figura li ġejja turi d-dijagramma tal-pin-out tal-ogħla livell tad-DDR AXI4 Arbiter.
DDR_AXI4_Arbiter Parametri u Sinjali tal-Interface
Settings tal-Konfigurazzjoni:
Is-settings tal-konfigurazzjoni għal DDR_AXI4_Arbiter mhumiex speċifikati f'dan id-dokument.
Sinjali ta' Inputs u Outputs:
Is-sinjali tad-dħul u tal-ħruġ għal DDR_AXI4_Arbiter mhumiex speċifikati f'dan id-dokument.
Dijagrammi taż-żmien
Id-dijagrammi tal-ħin għal DDR_AXI4_Arbiter mhumiex speċifikati f'dan id-dokument.
Testbank
Simulazzjoni:
Id-dettalji tas-simulazzjoni għal DDR_AXI4_Arbiter mhumiex speċifikati f'dan id-dokument.
Storja tar-Reviżjoni
L-istorja tar-reviżjoni għal DDR_AXI4_Arbiter mhix speċifikata f'dan id-dokument.
Appoġġ FPGA Microchip
L-informazzjoni dwar l-Appoġġ tal-Microchip FPGA għal DDR_AXI4_Arbiter mhix speċifikata f'dan id-dokument.
Istruzzjonijiet għall-Użu tal-Prodott
- Installa DDR AXI4 Arbiter v2.2 fil-Katalgu IP tas-softwer Libero SoC.
- Ikkonfigura, iġġenera u istantanja l-qalba fi ħdan l-għodda SmartDesign għall-inklużjoni fil-lista tal-proġetti Libero.
Introduzzjoni (Saqsi Mistoqsija)
Il-memorji huma parti integrali minn kwalunkwe applikazzjoni tipika tal-vidjow u tal-grafika. Jintużaw għall-buffering tal-frejms tal-vidjo sħaħ meta l-memorja lokali tal-FPGA ma tkunx biżżejjed biex iżżomm il-qafas kollu. Meta jkun hemm qari u kitba multipli ta 'frejms tal-vidjow f'DDR, arbitru jkun meħtieġ li jarbitra bejn talbiet multipli. Id-DDR AXI4 Arbiter IP jipprovdi 8 kanali ta 'kitba biex tikteb frame buffers f'memorja DDR esterna u 8 kanali ta' qari biex jaqraw frejms minn memorja esterna. L-arbitraġġ huwa bbażat fuq bażi ta’ min jiġi l-ewwel jinqeda l-ewwel. Jekk iseħħu żewġ talbiet fl-istess ħin, il-kanal bin-numru tal-kanal aktar baxx jieħu prijorità. L-arbitru jgħaqqad mal-kontrollur DDR IP permezz tal-interface AXI4. L-Arbitru DDR AXI4 jipprovdi interface AXI4 Initiator lill-kontrolluri DDR fuq iċ-ċippa. L-arbitru jappoġġja sa tmien kanali tal-kitba u tmien kanali tal-qari. Il-blokk jarbitra bejn tmien kanali tal-qari biex jipprovdi aċċess għall-kanal tal-qari AXI b'mod li jiġi l-ewwel jinqeda l-ewwel. Il-blokk jarbitra bejn tmien kanali tal-kitba biex jipprovdi aċċess għall-kanal tal-kitba AXI b'mod li jiġi l-ewwel jinqeda l-ewwel. It-tmien kanali kollha tal-qari u l-kitba għandhom prijorità ugwali. L-interface AXI4 Initiator ta 'l-Arbiter IP jista' jiġi kkonfigurat għal diversi wisgħat tad-dejta li jvarjaw minn 64 bit sa 512 bit.
Importanti: L-istandard tal-protokoll AXI4-Stream juża t-terminoloġija "Master" u "Slave". It-terminoloġija tal-Mikroċippa ekwivalenti użata f'dan id-dokument hija Inizjatur u Mira, rispettivament.
Sommarju (Staqsi Mistoqsija)
It-tabella li ġejja tipprovdi sommarju tal-karatteristiċi tal-Arbitru DDR AXI4.
Tabella 1. Karatteristiċi tal-Arbitru DDR AXI4
Dan id-dokument japplika għal DDR AXI4 Arbiter v2.2.
- PolarFire® SoC
- PolarFire
- RTG4™
- IGLOO® 2
- SmartFusion® 2
Jeħtieġ Libero® SoC v12.3 jew rilaxxi aktar tard. L-IP jista 'jintuża fil-modalità RTL mingħajr ebda liċenzja. Għal aktar informazzjoni, ara DDR_AXI4_Arbiter.
Karatteristiċi (Staqsi Mistoqsija)
DDR AXI4 Arbiter għandu l-karatteristiċi ewlenin li ġejjin:
- Tmien kanali Ikteb
- Tmien kanali Aqra
- AXI4 Interface għall-kontrollur DDR
- Wisa 'konfigurabbli AXI4: 64, 128, 256, u 512 bit
- Wisa' ta' l-Indirizz Konfigurabbli: 32 sa 64 bit
Implimentazzjoni tal-IP Core f'Libero® Design Suite (Staqsi Mistoqsija)
Il-qalba tal-IP għandha tiġi installata fil-Katalgu IP tas-softwer Libero SoC. Dan huwa installat awtomatikament permezz tal-funzjoni tal-aġġornament tal-Katalgu IP fis-softwer Libero SoC, jew il-qalba tal-IP titniżżel manwalment mill-katalgu. Ladarba l-qalba tal-IP tiġi installata fil-Katalgu tal-IP tas-software tas-SoC Libero, il-qalba tiġi kkonfigurata, ġġenerata u istanzijata fi ħdan l-għodda SmartDesign għall-inklużjoni fil-lista tal-proġetti Libero.
Użu u Prestazzjoni tal-Apparat (Staqsi Mistoqsija)
It-tabella li ġejja telenka l-użu tat-tagħmir użat għal DDR_AXI4_Arbiter.
Tabella 2. DDR_AXI4_Użu tal-Arbitru
| Apparat Dettalji | Riżorsi | Prestazzjoni (MHz) | RAMs | Blokki tal-Matematika | Ċippa Globals | |||
| Familja | Apparat | LUTs | DFF | LSRAM | μSRAM | |||
| PolarFire® SoC | MPFS250T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| PolarFire | MPF300T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| SmartFusion® 2 | M2S150-1 | 5546 | 4309 | 192 | 15 | 1 | 0 | 0 |
Importanti:
- Id-dejta fit-tabella preċedenti tinqabad bl-użu ta' sinteżi tipiċi u settings tat-tqassim. L-IP huwa kkonfigurat għal tmien kanali ta 'kitba, tmien kanali ta' qari, wisa 'ta' indirizz ta '32 bit, u wisa' tad-data ta 'konfigurazzjoni ta' 512 bits.
- L-arloġġ huwa ristrett għal 200 MHz waqt li tkun qed taħdem l-analiżi tal-ħin biex jinkisbu n-numri tal-prestazzjoni.
Deskrizzjoni Funzjonali (Saqsi Mistoqsija)
Din it-taqsima tiddeskrivi d-dettalji tal-implimentazzjoni tad-DDR_AXI4_Arbiter. Il-figura li ġejja turi d-dijagramma tal-pin-out tal-ogħla livell tad-DDR AXI4 Arbiter. Figura 1-1. Dijagramma tal-Blokk tal-Pin-Out tal-Ogħla Livell għall-Interface tal-Arbitru Nattiv
Il-figura li ġejja turi d-dijagramma tal-blokk fil-livell tas-sistema tad-DDR_AXI4_Arbiter fil-modalità tal-interface Bus. Figura 1-2. Dijagramma ta' Blokk fil-Livell tas-Sistema ta' DDR_AXI4_Arbiter
Tranżazzjoni tal-qari tiġi attivata billi s-sinjal tad-dħul r(x)_req_i jiġi stabbilit għoli fuq kanal tal-qari partikolari. L-arbitru jirrispondi b'rikonoxximent meta jkun lest li jagħti servizz lit-talba tal-qari. Imbagħad huwa samples l-indirizz AXI tal-bidu u jaqra d-daqs tal-fqigħ li huwa input mill-inizjatur estern. Il-kanal jipproċessa l-inputs u jiġġenera t-tranżazzjonijiet AXI meħtieġa biex jaqra data mill-memorja DDR. L-output tad-dejta tal-qari mill-arbitru huwa komuni għall-kanali kollha tal-qari. Waqt il-qari tad-dejta, id-dejta tal-qari valida tal-kanal korrispondenti tmur għolja. It-tmiem tat-tranżazzjoni tal-qari huwa indikat b'sinjal read-done meta jintbagħtu l-bytes kollha mitluba. Simili għal transazzjoni ta' qari, transazzjoni ta' kitba tiġi attivata billi s-sinjal tad-dħul w(x)_req_i jiġi stabbilit għoli. Flimkien mas-sinjal tat-talba, l-indirizz tal-bidu tal-kitba u t-tul tat-tifqigħ għandhom jiġu pprovduti waqt it-talba. Meta l-arbitru jkun disponibbli biex jagħti servizz tat-talba bil-miktub, jirrispondi billi jibgħat sinjal ta’ rikonoxximent fuq il-kanal korrispondenti. Imbagħad l-utent irid jipprovdi d-data tal-kitba flimkien mas-sinjal validu tad-data fuq il-kanal. In-numru ta 'arloġġi l-data valida perjodu għoli għandu jaqbel mat-tul tat-tifqigħ. L-arbitru jlesti l-operazzjoni tal-kitba u jistabbilixxi s-sinjal tal-kitba magħmul għoli li jindika t-tlestija tat-tranżazzjoni tal-kitba.
DDR_AXI4_Arbiter Parametri u Sinjali tal-Interface (Staqsi Mistoqsija)
Din it-taqsima tiddiskuti l-parametri fil-konfiguratur GUI DDR_AXI4_Arbiter u sinjali I/O.
2.1 Settings tal-Konfigurazzjoni (Staqsi Mistoqsija)
It-tabella li ġejja telenka d-deskrizzjoni tal-parametri tal-konfigurazzjoni użati fl-implimentazzjoni tal-hardware ta 'DDR_AXI4_Arbiter. Dawn huma parametri ġeneriċi u jistgħu jiġu varjati skont ir-rekwiżit tal-applikazzjoni.
Tabella 2-1. Parametru tal-Konfigurazzjoni
| Sinjal Isem | Deskrizzjoni |
| AXI ID Wisa' | Jiddefinixxi l-wisa 'AXI ID. |
| Wisa' tad-Data AXI | Jiddefinixxi l-wisa' tad-dejta AXI. |
| Wisa' ta' l-Indirizz AXI | Jiddefinixxi l-wisa' tal-indirizz AXI |
| Numru ta' kanali Aqra | Għażliet biex tagħżel in-numru meħtieġ ta' kanali ta' kitba mill-menu drop-down li jvarja minn kanal wieħed sa tmien kanali ta' kitba. |
| Numru ta' kanali tal-Ikteb | Għażliet biex tagħżel in-numru meħtieġ ta 'kanali tal-qari mill-menu drop-down li jvarja minn kanal wieħed sa tmien kanali tal-qari. |
| AXI4_SELECTION | Għażliet biex tagħżel bejn AXI4_MASTER u AXI4_MIRRORED_SLAVE. |
| Interface tal-Arbitru | Għażla li tagħżel l-interface tal-linja. |
Sinjali ta' Inputs u Outputs (Staqsi Mistoqsija)
It-tabella li ġejja telenka l-inputs u l-output ports tal-interface DDR AXI4 Arbiter for Bus.
Tabella 2-2. Portijiet ta' Input u Output għall-Interface tal-Arbiter Bus
| Sinjal Isem | Direzzjoni | Wisa' | Deskrizzjoni |
| reset_i | Input | — | Sinjal ta' reset asinkronu baxx attiv għad-disinn |
| sys_ckl_i | Input | — | Arloġġ tas-sistema |
| ddr_ctrl_ready_i | Input | — | Jirċievi s-sinjal tal-Input lest mill-kontrollur DDR |
| ARVALID_I_0 | Input | — | Talba tal-qari mill-kanal tal-qari 0 |
| ARSIZE_I_0 | Input | 8 bits | aqra d-daqs tal-fqigħ mill-kanal tal-qari 0 |
| ARADDR_I_0 | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 0 tal-qari |
| ARREADY_O_0 | Output | — | Rikonoxximent tal-arbitru biex taqra talba mill-kanal tal-qari 0 |
| RVALID_O_0 | Output | — | Aqra data valida mill-kanal tal-qari 0 |
| RDATA_O_0 | Output | [AXI_DATA_WIDTH-1 : 0] | Aqra d-dejta mill-kanal tal-qari 0 |
| RLAST_O_0 | Output | — | Aqra t-tarf tas-sinjal tal-qafas mill-kanal tal-qari 0 |
| BUSER_O_r0 | Output | — | Aqra t-tlestija biex taqra l-kanal 0 |
| ARVALID_I_1 | Input | — | Talba tal-qari mill-kanal tal-qari 1 |
| ARSIZE_I_1 | Input | 8 bits | Aqra d-daqs tat-tifqigħ mill-kanal tal-qari 1 |
| ARADDR_I_1 | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 1 tal-qari |
| ARREADY_O_1 | Output | — | Rikonoxximent tal-arbitru biex taqra talba mill-kanal tal-qari 1 |
| RVALID_O_1 | Output | — | Aqra data valida mill-kanal tal-qari 1 |
| RDATA_O_1 | Output | [AXI_DATA_WIDTH-1 : 0] | Aqra d-dejta mill-kanal tal-qari 1 |
| RLAST_O_1 | Output | — | Aqra t-tarf tas-sinjal tal-qafas mill-kanal tal-qari 1 |
| BUSER_O_r1 | Output | — | Aqra t-tlestija biex taqra l-kanal 1 |
| ARVALID_I_2 | Input | — | Talba tal-qari mill-kanal tal-qari 2 |
| ………..komplija | |||
| Sinjal Isem | Direzzjoni | Wisa' | Deskrizzjoni |
| ARSIZE_I_2 | Input | 8 bits | Aqra d-daqs tat-tifqigħ mill-kanal tal-qari 2 |
| ARADDR_I_2 | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 2 tal-qari |
| ARREADY_O_2 | Output | — | Rikonoxximent tal-arbitru biex taqra talba mill-kanal tal-qari 2 |
| RVALID_O_2 | Output | — | Aqra data valida mill-kanal tal-qari 2 |
| RDATA_O_2 | Output | [AXI_DATA_WIDTH-1 : 0] | Aqra d-dejta mill-kanal tal-qari 2 |
| RLAST_O_2 | Output | — | Aqra t-tarf tas-sinjal tal-qafas mill-kanal tal-qari 2 |
| BUSER_O_r2 | Output | — | Aqra t-tlestija biex taqra l-kanal 2 |
| ARVALID_I_3 | Input | — | Talba tal-qari mill-kanal tal-qari 3 |
| ARSIZE_I_3 | Input | 8 bits | Aqra d-daqs tat-tifqigħ mill-kanal tal-qari 3 |
| ARADDR_I_3 | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 3 tal-qari |
| ARREADY_O_3 | Output | — | Rikonoxximent tal-arbitru biex taqra talba mill-kanal tal-qari 3 |
| RVALID_O_3 | Output | — | Aqra data valida mill-kanal tal-qari 3 |
| RDATA_O_3 | Output | [AXI_DATA_WIDTH-1 : 0] | Aqra d-dejta mill-kanal tal-qari 3 |
| RLAST_O_3 | Output | — | Aqra t-tarf tas-sinjal tal-qafas mill-kanal tal-qari 3 |
| BUSER_O_r3 | Output | — | Aqra t-tlestija biex taqra l-kanal 3 |
| ARVALID_I_4 | Input | — | Talba tal-qari mill-kanal tal-qari 4 |
| ARSIZE_I_4 | Input | 8 bits | Aqra d-daqs tat-tifqigħ mill-kanal tal-qari 4 |
| ARADDR_I_4 | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 4 tal-qari |
| ARREADY_O_4 | Output | — | Rikonoxximent tal-arbitru biex taqra talba mill-kanal tal-qari 4 |
| RVALID_O_4 | Output | — | Aqra data valida mill-kanal tal-qari 4 |
| RDATA_O_4 | Output | [AXI_DATA_WIDTH-1 : 0] | Aqra d-dejta mill-kanal tal-qari 4 |
| RLAST_O_4 | Output | — | Aqra t-tarf tas-sinjal tal-qafas mill-kanal tal-qari 4 |
| BUSER_O_r4 | Output | — | Aqra t-tlestija biex taqra l-kanal 4 |
| ARVALID_I_5 | Input | — | Talba tal-qari mill-kanal tal-qari 5 |
| ARSIZE_I_5 | Input | 8 bits | Aqra d-daqs tat-tifqigħ mill-kanal tal-qari 5 |
| ARADDR_I_5 | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 5 tal-qari |
| ARREADY_O_5 | Output | — | Rikonoxximent tal-arbitru biex taqra talba mill-kanal tal-qari 5 |
| RVALID_O_5 | Output | — | Aqra data valida mill-kanal tal-qari 5 |
| RDATA_O_5 | Output | [AXI_DATA_WIDTH-1 : 0] | Aqra d-dejta mill-kanal tal-qari 5 |
| RLAST_O_5 | Output | — | Aqra t-tarf tas-sinjal tal-qafas mill-kanal tal-qari 5 |
| BUSER_O_r5 | Output | — | Aqra t-tlestija biex taqra l-kanal 5 |
| ARVALID_I_6 | Input | — | Talba tal-qari mill-kanal tal-qari 6 |
| ARSIZE_I_6 | Input | 8 bits | Aqra d-daqs tat-tifqigħ mill-kanal tal-qari 6 |
| ARADDR_I_6 | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 6 tal-qari |
| ARREADY_O_6 | Output | — | Rikonoxximent tal-arbitru biex taqra talba mill-kanal tal-qari 6 |
| RVALID_O_6 | Output | — | Aqra data valida mill-kanal tal-qari 6 |
| RDATA_O_6 | Output | [AXI_DATA_WIDTH-1 : 0] | Aqra d-dejta mill-kanal tal-qari 6 |
| RLAST_O_6 | Output | — | Aqra t-tarf tas-sinjal tal-qafas mill-kanal tal-qari 6 |
| ………..komplija | |||
| Sinjal Isem | Direzzjoni | Wisa' | Deskrizzjoni |
| BUSER_O_r6 | Output | — | Aqra t-tlestija biex taqra l-kanal 6 |
| ARVALID_I_7 | Input | — | Talba tal-qari mill-kanal tal-qari 7 |
| ARSIZE_I_7 | Input | 8 bits | Aqra d-daqs tat-tifqigħ mill-kanal tal-qari 7 |
| ARADDR_I_7 | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 7 tal-qari |
| ARREADY_O_7 | Output | — | Rikonoxximent tal-arbitru biex taqra talba mill-kanal tal-qari 7 |
| RVALID_O_7 | Output | — | Aqra data valida mill-kanal tal-qari 7 |
| RDATA_O_7 | Output | [AXI_DATA_WIDTH-1 : 0] | Aqra d-dejta mill-kanal tal-qari 7 |
| RLAST_O_7 | Output | — | Aqra t-tarf tas-sinjal tal-qafas mill-kanal tal-qari 7 |
| BUSER_O_r7 | Output | — | Aqra t-tlestija biex taqra l-kanal 7 |
| AWSIZE_I_0 | Input | 8 bits | Ikteb id-daqs tal-fqigħ għall-kanal tal-kitba 0 |
| WDATA_I_0 | Input | [AXI_DATA_WIDTH-1:0] | Data tal-vidjo Input biex tikteb kanal 0 |
| WVALID_I_0 | Input | — | Ikteb data valida biex tikteb kanal 0 |
| AWVALID_I_0 | Input | — | Talba tal-kitba mill-kanal tal-kitba 0 |
| AWADDR_I_0 | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 0 |
| AWREADY_O_0 | Output | — | Rikonoxximent tal-Arbitru biex tikteb talba mill-kanal tal-kitba 0 |
| BUSER_O_0 | Output | — | Ikteb tlestija biex tikteb kanal 0 |
| AWSIZE_I_1 | Input | 8 bits | Ikteb id-daqs tal-fqigħ għall-kanal tal-kitba 1 |
| WDATA_I_1 | Input | [AXI_DATA_WIDTH-1:0] | Data tal-vidjo Input biex tikteb kanal 1 |
| WVALID_I_1 | Input | — | Ikteb data valida biex tikteb kanal 1 |
| AWVALID_I_1 | Input | — | Talba tal-kitba mill-kanal tal-kitba 1 |
| AWADDR_I_1 | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 1 |
| AWREADY_O_1 | Output | — | Rikonoxximent tal-Arbitru biex tikteb talba mill-kanal tal-kitba 1 |
| BUSER_O_1 | Output | — | Ikteb tlestija biex tikteb kanal 1 |
| AWSIZE_I_2 | Input | 8 bits | Ikteb id-daqs tal-fqigħ għall-kanal tal-kitba 2 |
| WDATA_I_2 | Input | [AXI_DATA_WIDTH-1:0] | Data tal-vidjo Input biex tikteb kanal 2 |
| WVALID_I_2 | Input | — | Ikteb data valida biex tikteb kanal 2 |
| AWVALID_I_2 | Input | — | Talba tal-kitba mill-kanal tal-kitba 2 |
| AWADDR_I_2 | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 2 |
| AWREADY_O_2 | Output | — | Rikonoxximent tal-Arbitru biex tikteb talba mill-kanal tal-kitba 2 |
| BUSER_O_2 | Output | — | Ikteb tlestija biex tikteb kanal 2 |
| AWSIZE_I_3 | Input | 8 bits | Ikteb id-daqs tal-fqigħ għall-kanal tal-kitba 3 |
| WDATA_I_3 | Input | [AXI_DATA_WIDTH-1:0] | Data tal-vidjo Input biex tikteb kanal 3 |
| WVALID_I_3 | Input | — | Ikteb data valida biex tikteb kanal 3 |
| AWVALID_I_3 | Input | — | Talba tal-kitba mill-kanal tal-kitba 3 |
| AWADDR_I_3 | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 3 |
| AWREADY_O_3 | Output | — | Rikonoxximent tal-Arbitru biex tikteb talba mill-kanal tal-kitba 3 |
| BUSER_O_3 | Output | — | Ikteb tlestija biex tikteb kanal 3 |
| AWSIZE_I_4 | Input | 8 bits | Ikteb id-daqs tal-fqigħ għall-kanal tal-kitba 4 |
| ………..komplija | |||
| Sinjal Isem | Direzzjoni | Wisa' | Deskrizzjoni |
| WDATA_I_4 | Input | [AXI_DATA_WIDTH-1:0] | Data tal-vidjo Input biex tikteb kanal 4 |
| WVALID_I_4 | Input | — | Ikteb data valida biex tikteb kanal 4 |
| AWVALID_I_4 | Input | — | Talba tal-kitba mill-kanal tal-kitba 4 |
| AWADDR_I_4 | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 4 |
| AWREADY_O_4 | Output | — | Rikonoxximent tal-Arbitru biex tikteb talba mill-kanal tal-kitba 4 |
| BUSER_O_4 | Output | — | Ikteb tlestija biex tikteb kanal 4 |
| AWSIZE_I_5 | Input | 8 bits | Ikteb id-daqs tal-fqigħ għall-kanal tal-kitba 5 |
| WDATA_I_5 | Input | [AXI_DATA_WIDTH-1:0] | Data tal-vidjo Input biex tikteb kanal 5 |
| WVALID_I_5 | Input | — | Ikteb data valida biex tikteb kanal 5 |
| AWVALID_I_5 | Input | — | Talba tal-kitba mill-kanal tal-kitba 5 |
| AWADDR_I_5 | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 5 |
| AWREADY_O_5 | Output | — | Rikonoxximent tal-Arbitru biex tikteb talba mill-kanal tal-kitba 5 |
| BUSER_O_5 | Output | — | Ikteb tlestija biex tikteb kanal 5 |
| AWSIZE_I_6 | Input | 8 bits | Ikteb id-daqs tal-fqigħ għall-kanal tal-kitba 6 |
| WDATA_I_6 | Input | [AXI_DATA_WIDTH-1:0] | Data tal-vidjo Input biex tikteb kanal 6 |
| WVALID_I_6 | Input | — | Ikteb data valida biex tikteb kanal 6 |
| AWVALID_I_6 | Input | — | Talba tal-kitba mill-kanal tal-kitba 6 |
| AWADDR_I_6 | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 6 |
| AWREADY_O_6 | Output | — | Rikonoxximent tal-Arbitru biex tikteb talba mill-kanal tal-kitba 6 |
| BUSER_O_6 | Output | — | Ikteb tlestija biex tikteb kanal 6 |
| AWSIZE_I_7 | Input | 8 bits | Ikteb id-daqs tal-fqigħ mill-kanal tal-kitba 7 |
| WDATA_I_7 | Input | [AXI_DATA_WIDTH-1:0] | Data tal-vidjo Input biex tikteb kanal 7 |
| WVALID_I_7 | Input | — | Ikteb data valida biex tikteb kanal 7 |
| AWVALID_I_7 | Input | — | Ikteb talba mill-kanal tal-kitba 7 |
| AWADDR_I_7 | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid isseħħ il-kitba mill-kanal tal-kitba 7 |
| AWREADY_O_7 | Output | — | Rikonoxximent tal-Arbitru biex tikteb talba mill-kanal tal-kitba 7 |
| BUSER_O_7 | Output | — | Ikteb tlestija biex tikteb kanal 7 |
It-tabella li ġejja telenka l-inputs u l-output ports tad-DDR AXI4 Arbiter għall-interface nattiva.
Tabella 2-3. Portijiet ta' Input u Output għall-Interface Native Arbiter
| Sinjal Isem | Direzzjoni | Wisa' | Deskrizzjoni |
| reset_i | Input | — | Sinjal ta' reset asinkronu baxx attiv għad-disinn |
| sys_clk_i | Input | — | Arloġġ tas-sistema |
| ddr_ctrl_ready_i | Input | — | Jirċievi s-sinjal tad-dħul lest mill-kontrollur DDR |
| r0_req_i | Input | — | Aqra t-talba mill-inizjatur 0 |
| r0_burst_size_i | Input | 8 bits | Aqra d-daqs tat-tifqigħ |
| r0_rstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 0 tal-qari |
| r0_ack_o | Output | — | Rikonoxximent tal-arbitru biex taqra t-talba mill-inizjatur 0 |
| ………..komplija | |||
| Sinjal Isem | Direzzjoni | Wisa' | Deskrizzjoni |
| r0_data_valid_o | Output | — | Aqra data valida mill-kanal tal-qari 0 |
| r0_done_o | Output | — | Aqra tlestija lill-inizjatur 0 |
| r1_req_i | Input | — | Aqra t-talba mill-inizjatur 1 |
| r1_burst_size_i | Input | 8 bits | Aqra d-daqs tat-tifqigħ |
| r1_rstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 1 tal-qari |
| r1_ack_o | Output | — | Rikonoxximent tal-arbitru biex taqra t-talba mill-inizjatur 1 |
| r1_data_valid_o | Output | — | Aqra data valida mill-kanal tal-qari 1 |
| r1_done_o | Output | — | Aqra tlestija lill-inizjatur 1 |
| r2_req_i | Input | — | Aqra t-talba mill-inizjatur 2 |
| r2_burst_size_i | Input | 8 bits | Aqra d-daqs tat-tifqigħ |
| r2_rstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 2 tal-qari |
| r2_ack_o | Output | — | Rikonoxximent tal-arbitru biex taqra t-talba mill-inizjatur 2 |
| r2_data_valid_o | Output | — | Aqra data valida mill-kanal tal-qari 2 |
| r2_done_o | Output | — | Aqra tlestija lill-inizjatur 2 |
| r3_req_i | Input | — | Aqra t-talba mill-inizjatur 3 |
| r3_burst_size_i | Input | 8 bits | Aqra d-daqs tat-tifqigħ |
| r3_rstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 3 tal-qari |
| r3_ack_o | Output | — | Rikonoxximent tal-arbitru biex taqra t-talba mill-inizjatur 3 |
| r3_data_valid_o | Output | — | Aqra data valida mill-kanal tal-qari 3 |
| r3_done_o | Output | — | Aqra tlestija lill-inizjatur 3 |
| r4_req_i | Input | — | Aqra t-talba mill-inizjatur 4 |
| r4_burst_size_i | Input | 8 bits | Aqra d-daqs tat-tifqigħ |
| r4_rstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 4 tal-qari |
| r4_ack_o | Output | — | Rikonoxximent tal-arbitru biex taqra t-talba mill-inizjatur 4 |
| r4_data_valid_o | Output | — | Aqra data valida mill-kanal tal-qari 4 |
| r4_done_o | Output | — | Aqra tlestija lill-inizjatur 4 |
| r5_req_i | Input | — | Aqra t-talba mill-inizjatur 5 |
| r5_burst_size_i | Input | 8 bits | Aqra d-daqs tat-tifqigħ |
| r5_rstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 5 tal-qari |
| r5_ack_o | Output | — | Rikonoxximent tal-arbitru biex taqra t-talba mill-inizjatur 5 |
| r5_data_valid_o | Output | — | Aqra data valida mill-kanal tal-qari 5 |
| r5_done_o | Output | — | Aqra tlestija lill-inizjatur 5 |
| r6_req_i | Input | — | Aqra t-talba mill-inizjatur 6 |
| r6_burst_size_i | Input | 8 bits | Aqra d-daqs tat-tifqigħ |
| r6_rstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 6 tal-qari |
| r6_ack_o | Output | — | Rikonoxximent tal-arbitru biex taqra t-talba mill-inizjatur 6 |
| r6_data_valid_o | Output | — | Aqra data valida mill-kanal tal-qari 6 |
| r6_done_o | Output | — | Aqra tlestija lill-inizjatur 6 |
| r7_req_i | Input | — | Aqra t-talba mill-inizjatur 7 |
| r7_burst_size_i | Input | 8 bits | Aqra d-daqs tat-tifqigħ |
| ………..komplija | |||
| Sinjal Isem | Direzzjoni | Wisa' | Deskrizzjoni |
| r7_rstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | Indirizz DDR minn fejn il-qari għandu jinbeda għall-kanal 7 tal-qari |
| r7_ack_o | Output | — | Rikonoxximent tal-arbitru biex taqra t-talba mill-inizjatur 7 |
| r7_data_valid_o | Output | — | Aqra data valida mill-kanal tal-qari 7 |
| r7_done_o | Output | — | Aqra tlestija lill-inizjatur 7 |
| rdata_o | Output | [AXI_DATA_WIDTH – 1:0] | Ħruġ tad-dejta tal-vidjo mill-kanal tal-qari |
| w0_burst_size_i | Input | 8 bits | Ikteb daqs tal-fqigħ |
| w0_data_i | Input | [AXI_DATA_WIDTH – 1:0] | Input tad-dejta tal-vidjo biex tikteb il-kanal 0 |
| w0_data_valid_i | Input | — | Ikteb data valida biex tikteb kanal 0 |
| w0_req_i | Input | — | Ikteb it-talba mill-inizjatur 0 |
| w0_wstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 0 |
| w0_ack_o | Output | — | Rikonoxximent tal-arbitru biex tikteb talba mill-inizjatur 0 |
| w0_done_o | Output | — | Ikteb it-tlestija lill-inizjatur 0 |
| w1_burst_size_i | Input | 8 bits | Ikteb daqs tal-fqigħ |
| w1_data_i | Input | [AXI_DATA_WIDTH – 1:0] | Input tad-dejta tal-vidjo biex tikteb il-kanal 1 |
| w1_data_valid_i | Input | — | Ikteb data valida biex tikteb kanal 1 |
| w1_req_i | Input | — | Ikteb it-talba mill-inizjatur 1 |
| w1_wstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 1 |
| w1_ack_o | Output | — | Rikonoxximent tal-arbitru biex tikteb talba mill-inizjatur 1 |
| w1_done_o | Output | — | Ikteb it-tlestija lill-inizjatur 1 |
| w2_burst_size_i | Input | 8 bits | Ikteb daqs tal-fqigħ |
| w2_data_i | Input | [AXI_DATA_WIDTH – 1:0] | Input tad-dejta tal-vidjo biex tikteb il-kanal 2 |
| w2_data_valid_i | Input | — | Ikteb data valida biex tikteb kanal 2 |
| w2_req_i | Input | — | Ikteb it-talba mill-inizjatur 2 |
| w2_wstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 2 |
| w2_ack_o | Output | — | Rikonoxximent tal-arbitru biex tikteb talba mill-inizjatur 2 |
| w2_done_o | Output | — | Ikteb it-tlestija lill-inizjatur 2 |
| w3_burst_size_i | Input | 8 bits | Ikteb daqs tal-fqigħ |
| w3_data_i | Input | [AXI_DATA_WIDTH – 1:0] | Input tad-dejta tal-vidjo biex tikteb il-kanal 3 |
| w3_data_valid_i | Input | — | Ikteb data valida biex tikteb kanal 3 |
| w3_req_i | Input | — | Ikteb it-talba mill-inizjatur 3 |
| w3_wstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 3 |
| w3_ack_o | Output | — | Rikonoxximent tal-arbitru biex tikteb talba mill-inizjatur 3 |
| w3_done_o | Output | — | Ikteb it-tlestija lill-inizjatur 3 |
| w4_burst_size_i | Input | 8 bits | Ikteb daqs tal-fqigħ |
| w4_data_i | Input | [AXI_DATA_WIDTH – 1:0] | Input tad-dejta tal-vidjo biex tikteb il-kanal 4 |
| w4_data_valid_i | Input | — | Ikteb data valida biex tikteb kanal 4 |
| w4_req_i | Input | — | Ikteb it-talba mill-inizjatur 4 |
| w4_wstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid isseħħ il-kitba mill-kanal tal-kitba 4 |
| ………..komplija | |||
| Sinjal Isem | Direzzjoni | Wisa' | Deskrizzjoni |
| w4_ack_o | Output | — | Rikonoxximent tal-arbitru biex tikteb talba mill-inizjatur 4 |
| w4_done_o | Output | — | Ikteb it-tlestija lill-inizjatur 4 |
| w5_burst_size_i | Input | 8 bits | Ikteb daqs tal-fqigħ |
| w5_data_i | Input | [AXI_DATA_WIDTH – 1:0] | Input tad-dejta tal-vidjo biex tikteb il-kanal 5 |
| w5_data_valid_i | Input | — | Ikteb data valida biex tikteb kanal 5 |
| w5_req_i | Input | — | Ikteb it-talba mill-inizjatur 5 |
| w5_wstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 5 |
| w5_ack_o | Output | — | Rikonoxximent tal-arbitru biex tikteb talba mill-inizjatur 5 |
| w5_done_o | Output | — | Ikteb it-tlestija lill-inizjatur 5 |
| w6_burst_size_i | Input | 8 bits | Ikteb daqs tal-fqigħ |
| w6_data_i | Input | [AXI_DATA_WIDTH – 1:0] | Input tad-dejta tal-vidjo biex tikteb il-kanal 6 |
| w6_data_valid_i | Input | — | Ikteb data valida biex tikteb kanal 6 |
| w6_req_i | Input | — | Ikteb it-talba mill-inizjatur 6 |
| w6_wstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 6 |
| w6_ack_o | Output | — | Rikonoxximent tal-arbitru biex tikteb talba mill-inizjatur 6 |
| w6_done_o | Output | — | Ikteb it-tlestija lill-inizjatur 6 |
| w7_burst_size_i | Input | 8 bits | Ikteb daqs tal-fqigħ |
| w7_data_i | Input | [AXI_DATA_WIDTH – 1:0] | Input tad-dejta tal-vidjo biex tikteb il-kanal 7 |
| w7_data_valid_i | Input | — | Ikteb data valida biex tikteb kanal 7 |
| w7_req_i | Input | — | Ikteb it-talba mill-inizjatur 7 |
| w7_wstart_addr_i | Input | [AXI_ADDR_WIDTH – 1:0] | L-indirizz DDR li fih trid issir il-kitba mill-kanal tal-kitba 7 |
| w7_ack_o | Output | — | Rikonoxximent tal-arbitru biex tikteb talba mill-inizjatur 7 |
| w7_done_o | Output | — | Ikteb it-tlestija lill-inizjatur 7 |
| Sinjali AXI I/F | |||
| Aqra l-Kanal tal-Indirizz | |||
| arid_o | Output | [AXI_ID_WIDTH – 1:0] | Aqra l-ID tal-indirizz. Identifikazzjoni tag għall-grupp ta' sinjali ta' l-indirizz tal-qari. |
| araddr_o | Output | [AXI_ADDR_WIDTH – 1:0] | Aqra l-indirizz. Jipprovdi l-indirizz inizjali ta 'transazzjoni jinfaqa' qari.
Huwa pprovdut biss l-indirizz tal-bidu tat-tifqigħ. |
| arlen_o | Output | [7:0] | Tul tal-fqigħ. Jipprovdi n-numru eżatt ta 'trasferimenti f'fqigħ. Din l-informazzjoni tiddetermina n-numru ta’ trasferimenti ta’ data assoċjati mal-indirizz. |
| arsize_o | Output | [2:0] | Daqs tat-tifqigħ. Daqs ta 'kull trasferiment fil-fqigħ. |
| arburst_o | Output | [1:0] | Tip ta 'fqigħ. Flimkien mal-informazzjoni dwar id-daqs, tiddettalja kif jiġi kkalkulat l-indirizz għal kull trasferiment fi ħdan il-fqigħ.
Imwaħħla għal 2'b01 à Fqigħ ta' indirizz inkrementali. |
| arlock_o | Output | [1:0] | Tip ta 'lock. Jipprovdi informazzjoni addizzjonali dwar il-karatteristiċi atomiċi tat-trasferiment.
Fissa għal 2'b00 à Aċċess Normali. |
| ………..komplija | |||
| Sinjal Isem | Direzzjoni | Wisa' | Deskrizzjoni |
| arcache_o | Output | [3:0] | Tip ta' cache. Jipprovdi informazzjoni addizzjonali dwar il-karatteristiċi cacheable tat-trasferiment.
Fissa għal 4'b0000 à Mhux cacheable u mhux bufferable. |
| arprot_o | Output | [2:0] | Tip ta 'protezzjoni. Jipprovdi informazzjoni dwar l-unità ta' protezzjoni għat-tranżazzjoni. Fissa għal 3'b000 à Aċċess għad-dejta normali u sigur. |
| arvalid_o | Output | — | Aqra l-indirizz validu. Meta GĦOLJA, l-indirizz tal-qari u l-informazzjoni ta 'kontroll huma validi u jibqgħu għoljin sakemm is-sinjal ta' rikonoxximent tal-indirizz, arready, ikun għoli.
1 = Indirizz u informazzjoni ta' kontroll validi 0 = L-indirizz u l-informazzjoni tal-kontroll mhux validi |
| arready_o | Input | — | Aqra l-indirizz lest. Il-mira hija lesta li taċċetta indirizz u sinjali ta 'kontroll assoċjati.
1 = mira lesta 0 = mira mhux lesta |
| Aqra Data Channel | |||
| jeħles | Input | [AXI_ID_WIDTH – 1:0] | Aqra l-ID tag. ID tag tal-grupp tad-data tal-qari tas-sinjali. Il-valur rid huwa ġġenerat mill-mira u għandu jaqbel mal-valur arid tat-tranżazzjoni moqrija li għaliha qed tirrispondi. |
| rdata | Input | [AXI_DATA_WIDTH – 1:0] | Aqra d-data |
| rresp | Input | [1:0] | Aqra r-rispons.
L-istatus tat-trasferiment tal-qari. It-tweġibiet permissibbli huma OKAY, EXOKAY, SLVERR, u DECERR. |
| l-aħħar | Input | — | Aqra l-aħħar.
L-aħħar trasferiment f'fqigħ tal-qari. |
| rvalid | Input | — | Aqra validu. Id-dejta tal-qari meħtieġa hija disponibbli u t-trasferiment tal-qari jista' jitlesta.
1 = aqra data disponibbli 0 = aqra data mhux disponibbli |
| lest | Output | — | Aqra lest. Inizjatur jista 'jaċċetta d-dejta tal-qari u l-informazzjoni tar-rispons.
1= inizjatur lest 0 = inizjatur mhux lest |
| Ikteb l-Indirizz Channel | |||
| awid | Output | [AXI_ID_WIDTH – 1:0] | Ikteb l-indirizz ID. Identifikazzjoni tag għall-grupp ta' sinjali ta' l-indirizz tal-kitba. |
| awaddr | Output | [AXI_ADDR_WIDTH – 1:0] | Ikteb l-indirizz. Jipprovdi l-indirizz tal-ewwel trasferiment fi tranżazzjoni ta 'fqigħ ta' kitba. Is-sinjali ta 'kontroll assoċjati jintużaw biex jiddeterminaw l-indirizzi tat-trasferimenti li jifdal fil-fqigħ. |
| awlen | Output | [7:0] | Tul tal-fqigħ. Jipprovdi n-numru eżatt ta 'trasferimenti f'fqigħ. Din l-informazzjoni tiddetermina n-numru ta’ trasferimenti ta’ data assoċjati mal-indirizz. |
| awsize | Output | [2:0] | Daqs tat-tifqigħ. Daqs ta 'kull trasferiment fil-fqigħ. Byte lane strobes jindikaw eżattament liema byte lanes taġġorna. |
| awburst | Output | [1:0] | Tip ta 'fqigħ. Flimkien mal-informazzjoni dwar id-daqs, tiddettalja kif jiġi kkalkulat l-indirizz għal kull trasferiment fi ħdan il-fqigħ.
Imwaħħla għal 2'b01 à Fqigħ ta' indirizz inkrementali. |
| ………..komplija | |||
| Sinjal Isem | Direzzjoni | Wisa' | Deskrizzjoni |
| awlock | Output | [1:0] | Tip ta 'lock. Jipprovdi informazzjoni addizzjonali dwar il-karatteristiċi atomiċi tat-trasferiment.
Fissa għal 2'b00 à Aċċess Normali. |
| awcache | Output | [3:0] | Tip ta' cache. Jindika l-attributi bufferable, cacheable, write-through, write-back, u jallokaw tat-tranżazzjoni.
Fissa għal 4'b0000 à Mhux cacheable u mhux bufferable. |
| awprot | Output | [2:0] | Tip ta' protezzjoni. Jindika l-livell ta' protezzjoni normali, privileġġjat jew sigur tat-tranżazzjoni u jekk it-tranżazzjoni hijiex aċċess għad-dejta jew aċċess għall-istruzzjoni. Fissa għal 3'b000 à Aċċess għad-dejta normali u sigur. |
| awvalid | Output | — | Ikteb l-indirizz validu. Jindika li indirizz validu tal-kitba u informazzjoni ta' kontroll huma disponibbli.
1 = informazzjoni dwar l-indirizz u l-kontroll disponibbli 0 = informazzjoni dwar l-indirizz u l-kontroll mhux disponibbli. L-indirizz u l-informazzjoni ta 'kontroll jibqgħu stabbli sakemm is-sinjal ta' rikonoxximent tal-indirizz, lest, imur GĦOLJA. |
| lest | Input | — | Ikteb l-indirizz lest. Jindika li l-mira hija lesta li taċċetta indirizz u sinjali ta' kontroll assoċjati.
1 = mira lesta 0 = mira mhux lesta |
| Ikteb Data Channel | |||
| wdata | Output | [AXI_DATA_WIDTH – 1:0] | Ikteb data |
| wstrb | Output | [AXI_DATA_WIDTH – 8:0] | Ikteb strobes. Dan is-sinjal jindika liema korsiji tal-byte għandhom jiġu aġġornati fil-memorja. Hemm strobe tal-kitba wieħed għal kull tmien bits tax-xarabank tad-dejta tal-kitba. |
| wlast | Output | — | Ikteb l-aħħar. L-aħħar trasferiment f'fqigħ ta' kitba. |
| wvalid | Output | — | Ikteb validu. Dejta valida tal-kitba u strobes huma disponibbli. 1 = ikteb data u strobes disponibbli
0 = ikteb data u strobes mhux disponibbli |
| wready | Input | — | Ikteb lest. Target jista 'jaċċetta d-dejta tal-kitba. 1 = mira lesta
0 = mira mhux lesta |
| Ikteb Rispons Channel | |||
| offerta | Input | [AXI_ID_WIDTH – 1:0] | ID tar-rispons. L-identifikazzjoni tag tar-rispons tal-kitba. Il-valur tal-offerta għandu jaqbel mal-valur awid tat-tranżazzjoni tal-kitba li għaliha l-mira qed tirrispondi. |
| bresp | Input | [1:0] | Ikteb tweġiba. L-istatus tat-tranżazzjoni tal-kitba. It-tweġibiet permissibbli huma OKAY, EXOKAY, SLVERR, u DECERR. |
| bvalid | Input | — | Ikteb tweġiba valida. Risposta valida tal-kitba hija disponibbli. 1 = ikteb ir-rispons disponibbli
0 = tikteb ir-rispons mhux disponibbli |
| ħobż | Output | — | Risposta lesta. Inizjatur jista 'jaċċetta l-informazzjoni tar-rispons.
1 = inizjatur lest 0 = inizjatur mhux lest |
Dijagrammi taż-żmien (Staqsi Mistoqsija)
Din it-taqsima tiddiskuti d-dijagrammi tal-ħin DDR_AXI4_Arbiter. Il-figuri li ġejjin juru l-konnessjoni tal-inputs tal-qari u l-kitba tat-talba, l-indirizz tal-memorja tal-bidu, l-inputs tal-kitba mill-inizjatur estern, il-qari jew il-kitba ta 'rikonoxximent, u l-inputs tat-tlestija tal-qari jew tal-kitba mogħtija mill-arbitru.
Figura 3-1. Dijagramma taż-żmien għal Sinjali użati fil-Kitba/Qari permezz tal-Interface AXI4
Testbench (Staqsi Mistoqsija)
Testbench unifikat huwa użat biex jivverifika u jittestja DDR_AXI4_Arbiter imsejjaħ bħala testbench tal-utent. Testbench huwa pprovdut biex jiċċekkja l-funzjonalità tal-IP DDR_AXI4_Arbiter. Dan il-bank tat-test jaħdem biss għal żewġ kanali tal-qari u żewġ kanali tal-kitba b'konfigurazzjoni tal-Bus Interface.
Simulazzjoni (Saqsi Mistoqsija)
Il-passi li ġejjin jiddeskrivu kif tissimula l-qalba billi tuża l-bank tat-test:
- Iftaħ it-tab tal-Katalgu tas-SoC Libero®, espandi Soluzzjonijiet-Vidjo, ikklikkja darbtejn DDR_AXI4_Arbiter, u mbagħad ikklikkja OK. Id-dokumentazzjoni assoċjata mal-IP huma elenkati taħt Dokumentazzjoni. Importanti: Jekk ma tarax it-tab tal-Katalogu, innaviga lejn View > Windows menu u kklikkja Katalgu biex tagħmilha viżibbli.
Figura 4-1. DDR_AXI4_Arbiter IP Core fil-Katalgu tas-SoC Libero
Tieqa Oħloq komponent tidher kif muri f'dan li ġej. Ikklikkja OK. Żgura li l-Isem huwa DDR_AXI4_ARBITER_PF_C0.
Figura 4-2. Oħloq Komponent
Ikkonfigura l-IP għal 2 kanali tal-qari, 2 kanali tal-kitba u agħżel Bus Interface kif muri fil-figura li ġejja u kklikkja OK biex tiġġenera l-IP.
Figura 4-3. Konfigurazzjoni
Fuq it-tab Ġerarkija ta 'Stimolu, agħżel it-testbench (DDR_AXI4_ARBITER_PF_tb.v), ikklikkja bil-lemin u mbagħad ikklikkja Simulate Pre-Synth Design > Iftaħ Interattiv.
Importanti: Jekk ma tarax it-tab tal-Ġerarkija tal-Istimolu, innaviga lejn View > Windows menu u kklikkja Stimulus Hierarchy biex tagħmilha viżibbli.
Figura 4-4. Simulazzjoni tad-Disinn ta' Qabel is-Sinteżi
ModelSim jiftaħ bit-testbench file, kif muri fil-figura li ġejja.
Figura 4-5. Tieqa ta' Simulazzjoni ta' ModelSim
Importanti: Jekk is-simulazzjoni tiġi interrotta minħabba l-limitu tar-runtime speċifikat fil-.do file, uża l-kmand run -all biex tlesti s-simulazzjoni.
Storja tar-Reviżjoni (Staqsi Mistoqsija)
L-istorja tar-reviżjoni tiddeskrivi l-bidliet li ġew implimentati fid-dokument. Il-bidliet huma elenkati b'reviżjoni, li tibda bil-pubblikazzjoni l-aktar attwali.
Tabella 5-1. Storja tar-Reviżjoni
| Reviżjoni | Data | Deskrizzjoni |
| A | 04/2023 | Din li ġejja hija l-lista tal-bidliet fir-reviżjoni A tad-dokument:
• Emigrat id-dokument għall-mudell tal-Mikroċipp. • Aġġorna n-numru tad-dokument għal DS00004976A minn 50200950. • Miżjud 4. Testbench. |
| 2.0 | — | Din li ġejja hija l-lista tal-bidliet fir-reviżjoni 2.0 tad-dokument:
• Miżjud Figura 1-2. • Miżjud Tabella 2-2. • Aġġorna l-ismijiet ta 'xi ismijiet tas-sinjali ta' input u output fi Tabella 2-2. |
| 1.0 | — | Rilaxx Inizjali. |
Appoġġ għall-Mikroċippa FPGA (Staqsi Mistoqsija)
Il-grupp ta' prodotti Microchip FPGA jappoġġja l-prodotti tiegħu b'diversi servizzi ta' appoġġ, inkluż is-Servizz tal-Klijent, iċ-Ċentru ta' Appoġġ Tekniku tal-Klijent, websit, u uffiċċji tal-bejgħ madwar id-dinja. Il-klijenti huma ssuġġeriti li jżuru r-riżorsi onlajn tal-Mikroċippa qabel ma jikkuntattjaw lill-appoġġ peress li huwa probabbli ħafna li l-mistoqsijiet tagħhom diġà ġew imwieġba. Ikkuntattja Ċentru ta' Appoġġ Tekniku permezz tal- websit fuq www.microchip.com/support. Semmi n-numru tal-Parti tal-Apparat FPGA, agħżel il-kategorija tal-każ xierqa, u ttella 'disinn files filwaqt li toħloq każ ta ' appoġġ tekniku. Ikkuntattja lis-Servizz tal-Klijent għal appoġġ mhux tekniku tal-prodott, bħal prezzijiet tal-prodott, titjib tal-prodott, informazzjoni aġġornata, status tal-ordni, u awtorizzazzjoni.
- Mill-Amerika ta' Fuq, ċempel 800.262.1060
- Mill-bqija tad-dinja, ċempel 650.318.4460
- Fax, minn kullimkien fid-dinja, 650.318.8044
Informazzjoni dwar il-Mikroċippa (Staqsi Mistoqsija)
Il-Mikroċippa Websit (Staqsi Mistoqsija)
Microchip jipprovdi appoġġ onlajn permezz tagħna websit fuq www.microchip.com/. Dan websit huwa użat biex tagħmel files u informazzjoni faċilment disponibbli għall-klijenti. Uħud mill-kontenut disponibbli jinkludi:
- Appoġġ għall-Prodott - Datasheets u errata, noti ta' applikazzjoni u sampprogrammi le, riżorsi tad-disinn, gwidi tal-utent u dokumenti ta' appoġġ għall-ħardwer, l-aħħar ħarġiet tas-softwer, u softwer arkivjat
- Appoġġ Tekniku Ġenerali - Mistoqsijiet Frekwenti (FAQs), talbiet ta' appoġġ tekniku, gruppi ta' diskussjoni onlajn, lista ta' membri tal-programm tas-sieħba tad-disinn ta' Microchip
- Negozju tal-Mikroċippa - Selettur tal-prodotti u gwidi għall-ordnijiet, l-aħħar stqarrijiet għall-istampa tal-Mikroċippa, lista ta’ seminars u avvenimenti, listi ta’ uffiċċji tal-bejgħ tal-Mikroċippa, distributuri, u rappreżentanti tal-fabbrika
Servizz ta' Notifika ta' Bidla fil-Prodott (Staqsi Mistoqsija)
Is-servizz ta 'notifika tal-bidla tal-prodott ta' Microchip jgħin biex iżomm lill-klijenti kurrenti dwar il-prodotti Microchip. L-abbonati se jirċievu notifiki bl-email kull meta jkun hemm bidliet, aġġornamenti, reviżjonijiet jew errata relatati ma 'familja ta' prodotti speċifikata jew għodda ta 'żvilupp ta' interess. Biex tirreġistra, mur fuq www.microchip.com/pcn u segwi l-istruzzjonijiet tar-reġistrazzjoni.
Appoġġ għall-Klijent (Staqsi Mistoqsija)
L-utenti tal-prodotti Microchip jistgħu jirċievu assistenza permezz ta’ diversi mezzi:
- Distributur jew Rappreżentant
- Uffiċċju tal-Bejgħ Lokali
- Inġinier tas-Soluzzjonijiet Inkorporati (ESE)
- Appoġġ Tekniku
Il-klijenti għandhom jikkuntattjaw lid-distributur, ir-rappreżentant jew l-ESE tagħhom għall-appoġġ. Uffiċċji tal-bejgħ lokali huma wkoll disponibbli biex jgħinu lill-klijenti. Lista ta' uffiċċji u postijiet tal-bejgħ hija inkluża f'dan id-dokument. L-appoġġ tekniku huwa disponibbli permezz tal- websit fuq: www.microchip.com/support.
Il-Mikroċippa Tfassal Karatteristika ta' Protezzjoni tal-Kodiċi (Staqsi Mistoqsija)
Innota d-dettalji li ġejjin tal-karatteristika tal-protezzjoni tal-kodiċi fuq il-prodotti Microchip:
- Il-prodotti tal-Mikroċippa jissodisfaw l-ispeċifikazzjonijiet li jinsabu fl-Iskeda tad-Data tal-Mikroċippa partikolari tagħhom.
- Microchip jemmen li l-familja ta 'prodotti tagħha hija sigura meta tintuża fil-mod maħsub, fi ħdan l-ispeċifikazzjonijiet operattivi, u taħt kundizzjonijiet normali.
- Microchip valuri u jipproteġi b'mod aggressiv id-drittijiet tal-proprjetà intellettwali tiegħu. It-tentattivi biex jiksru l-karatteristiċi tal-protezzjoni tal-kodiċi tal-prodott Microchip huma strettament ipprojbiti u jistgħu jiksru l-Att dwar id-DigitalMillennium Copyright Act.
- La Microchip u lanqas kwalunkwe manifattur ieħor tas-semikondutturi ma jistgħu jiggarantixxu s-sigurtà tal-kodiċi tiegħu. Il-protezzjoni tal-kodiċi ma tfissirx li qed niggarantixxu li l-prodott huwa "li ma jinkisirx". Il-protezzjoni tal-kodiċi qed tevolvi kontinwament. Microchip hija impenjata li ttejjeb kontinwament il-karatteristiċi tal-protezzjoni tal-kodiċi tal-prodotti tagħna.
Avviż Legali (Staqsi Mistoqsija)
Din il-pubblikazzjoni u l-informazzjoni hawnhekk jistgħu jintużaw biss mal-prodotti Microchip, inkluż biex jiddisinjaw, jittestjaw, u jintegraw prodotti Microchip mal-applikazzjoni tiegħek. L-użu ta' din l-informazzjoni bi kwalunkwe mod ieħor jikser dawn it-termini. L-informazzjoni dwar l-applikazzjonijiet tal-apparat hija pprovduta biss għall-konvenjenza tiegħek u tista’ tiġi sostitwita minn aġġornamenti. Hija r-responsabbiltà tiegħek li tiżgura li l-applikazzjoni tiegħek tissodisfa l-ispeċifikazzjonijiet tiegħek. Ikkuntattja l-uffiċċju lokali tal-bejgħ tal-Mikroċippa tiegħek għal appoġġ addizzjonali jew, ikseb appoġġ addizzjonali fuq www.microchip.com/en-us/support/design-help/ servizzi ta' appoġġ għall-klijenti. DIN L-INFORMAZZJONI HIJA PROVVISTA MILL-MICROCHIP “KIF INHI”. MICROCHIP MA TAGĦMEL L-EBDA RAPPREŻENTAZZJONIJIET JEW GARANZIJI TA’ KULL TIP KEMM KEMM ESPLIĊI JEW IMPLICITI, BIL-MIKTUB JEW ORALI, STATUTORI JEW MOD IEĦOR, RELATATI MA’ L-INFORMAZZJONI INKLUŻI IMMA MHUX LIMITATA GĦAL KWALUNKWE GARANZIJI IMPLICITI TA’ NUQQAS TA’ Ksur, MERKANZIJA U PARTECJENZA GĦALL-GARANZJONIJIET, GĦAL MERKANTABILITÀ, GARANTIZJONIJIET U PARTECJANTI. RELATATI MAL-KUNDIZZJONI, KWALITÀ, JEW PRESTAZZJONI TAGĦHA. FL-EBDA KAŻ MIKROCHIP MA JKUN RESPONSABBLI GĦAL KWALUNKWE TELF INDIRETT, SPEĊJALI, PUNITTIVI, INĊIDENTALI, JEW KONSEKWENZJALI, ĦSARA, SPEŻA, JEW SPEJJA TA’ KULL TIP RELATATI MA’ L-INFORMAZZJONI JEW L-UŻU TAGĦHA, MADANKOLLU, IKKAWŻAT, ANKE GĦANDHOM AVVISAT. IL-POSSIBBILTÀ JEW IL-ĦSANI HUMA PREVABBIL? SAL-MEJN SĦIĦ PERMESS MILL-LIĠI, IR-RESPONSABBILTÀ TOTALI TA' MICROCHIP DWAR KOLLHA TALBIET B'XI MOD RELATATI MAL-INFORMAZZJONI JEW GĦALL-UŻU TAGĦHA MHUX SE TAQBED MILL-NUMRU TA' MIŻATI, JEKK HEKK, LI INTI ĦALLAS DIRETTAMENT LILL-MICROCHIP GĦALL-INFORMAZZJONI. L-użu ta 'apparati Microchip f'applikazzjonijiet ta' appoġġ għall-ħajja u/jew sigurtà huwa kompletament għar-riskju tax-xerrej, u x-xerrej jaqbel li jiddefendi, jindennizza u jżomm lil Microchip mingħajr ħsara minn kull ħsara, pretensjoni, ilbiesi, jew spejjeż li jirriżultaw minn tali użu. L-ebda liċenzja ma tingħata, impliċitament jew mod ieħor, taħt xi drittijiet ta' proprjetà intellettwali ta' Microchip sakemm ma jkunx iddikjarat mod ieħor.
Trademarks (Staqsi Mistoqsija)
L-isem u l-logo tal-Mikroċippa, il-logo tal-Mikroċippa, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, u XMEGA huma trademarks reġistrati ta' Microchip Technology Incorporated fl-Istati Uniti u f'pajjiżi oħra. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, u ZL huma trademarks reġistrati ta' Microchip Technology Incorporated fl-Istati Uniti Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching , BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, SerialBridge, InICSP, InICSP Paralleljar Intelliġenti, IntelliMOS, Konnettività Inter-Chip, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, , RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect, u ZENA huma trademarks ta' Microchip Technology Incorporated fl-Istati Uniti u f'pajjiżi oħra. SQTP hija marka ta' servizz ta' Microchip Technology Incorporated fl-Istati Uniti. Il-logo Adaptec, Frequency on Demand, Silicon Storage Technology, u Symmcom huma trademarks reġistrati ta' Microchip Technology Inc. f'pajjiżi oħra. GestIC hija trademark reġistrata ta' Microchip Technology Germany II GmbH & Co. KG, sussidjarja ta' Microchip Technology Inc., f'pajjiżi oħra. It-trademarks l-oħra kollha msemmija hawn huma proprjetà tal-kumpaniji rispettivi tagħhom. © 2023, Microchip Technology Incorporated u s-sussidjarji tagħha. Id-Drittijiet kollha Riżervati.
ISBN: 978-1-6683-2302-1 Sistema ta' Ġestjoni tal-Kwalità (Staqsi Mistoqsija) Għal informazzjoni dwar is-Sistemi ta' Ġestjoni tal-Kwalità ta' Microchip, jekk jogħġbok żur www.microchip.com/quality.
Bejgħ u Servizz mad-dinja kollha
| L-AMERIKA | ASJA/PAĊIFIKU | ASJA/PAĊIFIKU | L-EWROPA |
| Korporattiva Uffiċċju
2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Appoġġ Tekniku: www.microchip.com/support Web Indirizz: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Fax: 905-695-2078 |
Awstralja – Sydney
Tel: 61-2-9868-6733 Iċ-Ċina – Beijing Tel: 86-10-8569-7000 Iċ-Ċina – Chengdu Tel: 86-28-8665-5511 Iċ-Ċina – Chongqing Tel: 86-23-8980-9588 Iċ-Ċina – Dongguan Tel: 86-769-8702-9880 Ċina – Guangzhou Tel: 86-20-8755-8029 Iċ-Ċina – Hangzhou Tel: 86-571-8792-8115 Iċ-Ċina – Hong Kong SAR Tel: 852-2943-5100 Iċ-Ċina – Nanjing Tel: 86-25-8473-2460 Iċ-Ċina – Qingdao Tel: 86-532-8502-7355 Iċ-Ċina – Shanghai Tel: 86-21-3326-8000 Iċ-Ċina – Shenyang Tel: 86-24-2334-2829 Ċina – Shenzhen Tel: 86-755-8864-2200 Iċ-Ċina – Suzhou Tel: 86-186-6233-1526 Iċ-Ċina – Wuhan Tel: 86-27-5980-5300 Iċ-Ċina – Xian Tel: 86-29-8833-7252 Iċ-Ċina – Xiamen Tel: 86-592-2388138 Iċ-Ċina – Zhuhai Tel: 86-756-3210040 |
Indja – Bangalore
Tel: 91-80-3090-4444 Indja – New Delhi Tel: 91-11-4160-8631 Indja - Pune Tel: 91-20-4121-0141 Ġappun – Osaka Tel: 81-6-6152-7160 Ġappun – Tokyo Tel: 81-3-6880- 3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Seoul Tel: 82-2-554-7200 Malasja – Kuala Lumpur Tel: 60-3-7651-7906 Malasja – Penang Tel: 60-4-227-8870 Filippini – Manila Tel: 63-2-634-9065 Singapor Tel: 65-6334-8870 Tajwan – Hsin Chu Tel: 886-3-577-8366 Tajwan – Kaohsiung Tel: 886-7-213-7830 Tajwan – Tajpej Tel: 886-2-2508-8600 Tajlandja – Bangkok Tel: 66-2-694-1351 Vjetnam – Ho Chi Minh Tel: 84-28-5448-2100 |
L-Awstrija – Wels
Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Id-Danimarka – Kopenħagen Tel: 45-4485-5910 Fax: 45-4485-2829 Il-Finlandja – Espoo Tel: 358-9-4520-820 Franza – Pariġi Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Il-Ġermanja – Garching Tel: 49-8931-9700 Il-Ġermanja – Haan Tel: 49-2129-3766400 Il-Ġermanja – Heilbronn Tel: 49-7131-72400 Il-Ġermanja – Karlsruhe Tel: 49-721-625370 Il-Ġermanja – Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Il-Ġermanja – Rosenheim Tel: 49-8031-354-560 Iżrael – Ra'anana Tel: 972-9-744-7705 Italja – Milan Tel: 39-0331-742611 Fax: 39-0331-466781 L-Italja – Padova Tel: 39-049-7625286 Olanda – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norveġja – Trondheim Tel: 47-72884388 Polonja – Varsavja Tel: 48-22-3325737 Rumanija – Bukarest Tel: 40-21-407-87-50 Spanja – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 L-Isvezja – Gothenberg Tel: 46-31-704-60-40 L-Isvezja – Stokkolma Tel: 46-8-5090-4654 Renju Unit – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820 |
© 2023 Microchip Technology Inc. u s-sussidjarji tagħha
Dokumenti / Riżorsi
 |
MICROCHIP DDR AXI4 Arbitru [pdfGwida għall-Utent DDR AXI4 Arbitru, DDR AXI4, Arbitru |
