MICROCHIP DDR AXI4 Arbiter

Introducció: L'estàndard del protocol AXI4-Stream utilitza la terminologia Mestre i Esclau. La terminologia equivalent de Microxip utilitzada en aquest document és Iniciador i Destí, respectivament.
Resum: La taula següent proporciona un resum de les característiques de l'Arbiter DDR AXI4.

Característic	Valor
Versió bàsica	DDR AXI4 Arbiter v2.2
Famílies de dispositius compatibles	–
Llicència de flux d'eines compatibles	–

Característiques: DDR AXI4 Arbiter té les següents característiques clau:

• El nucli IP s'ha d'instal·lar al catàleg IP del programari Libero SoC.
• El nucli es configura, es genera i s'instancia a l'eina SmartDesign per incloure'l a la llista de projectes de Libero.

Ús i rendiment del dispositiu:

Detalls del dispositiu	Família	Dispositiu	Recursos	Rendiment (MHz)
LUTs DFF RAMs LSRAM SRAM Math Blocks Chip Globals	PolarFire	MPF300T-1	5411 4202	266

Descripció funcional

Descripció funcional: Aquesta secció descriu els detalls d'implementació del DDR_AXI4_Arbiter. La figura següent mostra el diagrama de pin-out de nivell superior del DDR AXI4 Arbiter.

Paràmetres DDR_AXI4_Arbiter i senyals d'interfície

Paràmetres de configuració:
Els paràmetres de configuració de DDR_AXI4_Arbiter no s'especifiquen en aquest document.

Senyals d'entrada i sortida:
Els senyals d'entrada i sortida per a DDR_AXI4_Arbiter no s'especifiquen en aquest document.

Diagrames de temps
Els diagrames de temps per a DDR_AXI4_Arbiter no s'especifiquen en aquest document.

Banc de proves

Simulació:
Els detalls de la simulació per a DDR_AXI4_Arbiter no s'especifiquen en aquest document.
Historial de revisions
L'historial de revisions per a DDR_AXI4_Arbiter no s'especifica en aquest document.
Suport de microxip FPGA
La informació de suport de Microchip FPGA per a DDR_AXI4_Arbiter no s'especifica en aquest document.

Instruccions d'ús del producte

1. Instal·leu DDR AXI4 Arbiter v2.2 al catàleg IP del programari Libero SoC.
2. Configureu, genereu i instància el nucli dins de l'eina SmartDesign per incloure'l a la llista de projectes Libero.

Introducció (fer una pregunta)

Els records són una part integral de qualsevol aplicació típica de vídeo i gràfic. S'utilitzen per a la memòria intermèdia de fotogrames de vídeo sencers quan la memòria local de l'FPGA és insuficient per contenir tot el fotograma. Quan hi ha diverses lectures i escriptures de fotogrames de vídeo a DDR, caldrà que un àrbitre arbitra entre diverses sol·licituds. El DDR AXI4 Arbiter IP proporciona 8 canals d'escriptura per escriure memòries de fotogrames a la memòria DDR externa i 8 canals de lectura per llegir fotogrames de la memòria externa. L'arbitratge es basa en l'ordre d'arribada, primer servit. Si es produeixen dues peticions simultàniament, tindrà prioritat el canal amb el número de canal més baix. L'àrbitre es connecta a la IP del controlador DDR mitjançant la interfície AXI4. El DDR AXI4 Arbiter proporciona una interfície d'iniciador AXI4 als controladors DDR en xip. L'àrbitre admet fins a vuit canals d'escriptura i vuit canals de lectura. El bloc arbitra entre vuit canals de lectura per proporcionar accés al canal de lectura de l'AXI d'una manera que arribi el primer servit. El bloc arbitra entre vuit canals d'escriptura per proporcionar accés al canal d'escriptura de l'AXI d'una manera primer en arribar, primer servit. Els vuit canals de lectura i escriptura tenen la mateixa prioritat. La interfície AXI4 Initiator de l'Arbiter IP es pot configurar per a diferents amplades de dades que van des de 64 bits fins a 512 bits.
Important: L'estàndard del protocol AXI4-Stream utilitza la terminologia "Mestre" i "Esclau". La terminologia equivalent de Microxip utilitzada en aquest document és Iniciador i Destí, respectivament.
Resum (fer una pregunta)
La taula següent proporciona un resum de les característiques de l'Arbiter DDR AXI4.

Taula 1. Característiques de l'àrbitre DDR AXI4

Aquest document s'aplica a DDR AXI4 Arbiter v2.2.

• SoC PolarFire®
• PolarFire
• RTG4™
• IGLOO® 2
• SmartFusion® 2

Requereix Libero® SoC v12.3 o versions posteriors. La IP es pot utilitzar en mode RTL sense cap llicència. Per obtenir més informació, vegeu DDR_AXI4_Arbiter.

Característiques (Fes una pregunta)

DDR AXI4 Arbiter té les següents característiques clau:

• Vuit canals d'escriptura
• Vuit canals de lectura
• Interfície AXI4 a controlador DDR
• Amplada configurable AXI4: 64, 128, 256 i 512 bits
• Amplada de l'adreça configurable: de 32 a 64 bits

Implementació d'IP Core a Libero® Design Suite (fer una pregunta)
El nucli IP s'ha d'instal·lar al catàleg IP del programari Libero SoC. S'instal·la automàticament mitjançant la funció d'actualització del catàleg IP al programari Libero SoC, o el nucli IP es baixa manualment del catàleg. Un cop instal·lat el nucli IP al catàleg IP del programari Libero SoC, el nucli es configura, es genera i s'instancia a l'eina SmartDesign per incloure'l a la llista de projectes de Libero.
Ús i rendiment del dispositiu (fer una pregunta)
La taula següent enumera la utilització del dispositiu utilitzat per a DDR_AXI4_Arbiter.
Taula 2. Ús de DDR_AXI4_Arbiter

Dispositiu Detalls		Recursos		Rendiment (MHz)	RAMs		Blocs matemàtics	Xip Globals
Família	Dispositiu	LUTs	DFF		LSRAM	μSRAM
SoC PolarFire®	MPFS250T-1	5411	4202	266	13	1	0	0
PolarFire	MPF300T-1	5411	4202	266	13	1	0	0
SmartFusion® 2	M2S150-1	5546	4309	192	15	1	0	0

Important:

• Les dades de la taula anterior es capturen mitjançant la configuració típica de síntesi i disseny. La IP està configurada per a vuit canals d'escriptura, vuit canals de lectura, una amplada d'adreces de 32 bits i una amplada de dades de 512 bits.
• El rellotge està restringit a 200 MHz mentre s'executa l'anàlisi del temps per aconseguir els números de rendiment.

Descripció funcional (fer una pregunta)
Aquesta secció descriu els detalls d'implementació del DDR_AXI4_Arbiter. La figura següent mostra el diagrama de pin-out de nivell superior del DDR AXI4 Arbiter. Figura 1-1. Diagrama de blocs de pin-out de nivell superior per a la interfície nativa de l'àrbitre

La figura següent mostra el diagrama de blocs a nivell de sistema del DDR_AXI4_Arbiter en mode d'interfície de bus. Figura 1-2. Diagrama de blocs a nivell de sistema de DDR_AXI4_Arbiter

Una transacció de lectura s'activa posant el senyal d'entrada r(x)_req_i alt en un canal de lectura concret. L'àrbitre respon mitjançant un reconeixement quan està preparat per atendre la sol·licitud de lectura. Llavors és sampl'adreça AXI inicial i llegeix la mida de la ràfega que s'introdueix des de l'iniciador extern. El canal processa les entrades i genera les transaccions AXI necessàries per llegir dades de la memòria DDR. La sortida de dades de lectura de l'àrbitre és comuna a tots els canals de lectura. Durant la lectura de dades, les dades de lectura vàlides del canal corresponent augmenten. El final de la transacció de lectura es denota amb un senyal de lectura feta quan s'envien tots els bytes sol·licitats. De manera semblant a una transacció de lectura, una transacció d'escriptura s'activa posant el senyal d'entrada w(x)_req_i alt. Juntament amb el senyal de sol·licitud, s'han de proporcionar l'adreça d'inici de l'escriptura i la durada de la ràfega durant la sol·licitud. Quan l'àrbitre està disponible per atendre la sol·licitud escrita, respon enviant un senyal de reconeixement al canal corresponent. A continuació, l'usuari ha de proporcionar les dades d'escriptura juntament amb el senyal vàlid de dades al canal. El nombre de rellotges durant el període alt vàlid de dades ha de coincidir amb la durada de la ràfega. L'àrbitre completa l'operació d'escriptura i estableix el senyal d'escriptura fet en alt que indica la finalització de la transacció d'escriptura.
Paràmetres DDR_AXI4_Arbiter i senyals d'interfície (fer una pregunta)
Aquesta secció tracta els paràmetres del configurador de la GUI DDR_AXI4_Arbiter i els senyals d'E/S.
2.1 Paràmetres de configuració (fer una pregunta)
La taula següent enumera la descripció dels paràmetres de configuració utilitzats en la implementació de maquinari de DDR_AXI4_Arbiter. Aquests són paràmetres genèrics i es poden variar segons el requisit de l'aplicació.

Taula 2-1. Paràmetre de configuració

Senyal Nom	Descripció
Ample ID AXI	Defineix l'amplada d'AXI ID.
Amplada de dades AXI	Defineix l'amplada de dades AXI.
Amplada de l'adreça AXI	Defineix l'amplada de l'adreça AXI
Nombre de canals de lectura	Opcions per seleccionar el nombre de canals d'escriptura necessari al menú desplegable que van des d'un canal fins a vuit canals d'escriptura.
Nombre de canals d'escriptura	Opcions per seleccionar el nombre requerit de canals de lectura al menú desplegable que van des d'un canal fins a vuit canals de lectura.
AXI4_SELECTION	Opcions per seleccionar entre AXI4_MASTER i AXI4_MIRRORED_SLAVE.
Interfície d'àrbitre	Opció per seleccionar la interfície de bus.

Senyals d'entrada i sortida (fer una pregunta)
La taula següent enumera els ports d'entrada i sortida de la interfície DDR AXI4 Arbiter for Bus.
Taula 2-2. Ports d'entrada i sortida per a la interfície de bus Arbiter

Senyal Nom	Direcció	Amplada	Descripció
restablir_i	Entrada	—	Senyal de restabliment asíncron baix actiu al disseny
sys_ckl_i	Entrada	—	Rellotge del sistema
ddr_ctrl_ready_i	Entrada	—	Rep el senyal d'entrada llest del controlador DDR
ARVALID_I_0	Entrada	—	Sol·licitud de lectura del canal de lectura 0
ARSIZE_I_0	Entrada	8 bits	mida de la ràfega de lectura del canal de lectura 0
ARADDR_I_0	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 0
ARREADY_O_0	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud del canal de lectura 0
RVALID_O_0	Sortida	—	Dades de lectura vàlides del canal de lectura 0
RDATA_O_0	Sortida	[AXI_DATA_WIDTH-1 : 0]	Llegir dades del canal de lectura 0
RLAST_O_0	Sortida	—	Llegir el senyal de final de trama del canal de lectura 0
BUSER_O_r0	Sortida	—	Llegir finalització per llegir el canal 0
ARVALID_I_1	Entrada	—	Sol·licitud de lectura del canal de lectura 1
ARSIZE_I_1	Entrada	8 bits	Mida de la ràfega de lectura del canal de lectura 1
ARADDR_I_1	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 1
ARREADY_O_1	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud del canal de lectura 1
RVALID_O_1	Sortida	—	Dades de lectura vàlides del canal de lectura 1
RDATA_O_1	Sortida	[AXI_DATA_WIDTH-1 : 0]	Llegir dades del canal de lectura 1
RLAST_O_1	Sortida	—	Llegir el senyal de final de trama del canal de lectura 1
BUSER_O_r1	Sortida	—	Llegir finalització per llegir el canal 1
ARVALID_I_2	Entrada	—	Sol·licitud de lectura del canal de lectura 2

………..continua
Senyal Nom	Direcció	Amplada	Descripció
ARSIZE_I_2	Entrada	8 bits	Mida de la ràfega de lectura del canal de lectura 2
ARADDR_I_2	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 2
ARREADY_O_2	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud del canal de lectura 2
RVALID_O_2	Sortida	—	Dades de lectura vàlides del canal de lectura 2
RDATA_O_2	Sortida	[AXI_DATA_WIDTH-1 : 0]	Llegir dades del canal de lectura 2
RLAST_O_2	Sortida	—	Llegir el senyal de final de trama del canal de lectura 2
BUSER_O_r2	Sortida	—	Llegir finalització per llegir el canal 2
ARVALID_I_3	Entrada	—	Sol·licitud de lectura del canal de lectura 3
ARSIZE_I_3	Entrada	8 bits	Mida de la ràfega de lectura del canal de lectura 3
ARADDR_I_3	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 3
ARREADY_O_3	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud del canal de lectura 3
RVALID_O_3	Sortida	—	Dades de lectura vàlides del canal de lectura 3
RDATA_O_3	Sortida	[AXI_DATA_WIDTH-1 : 0]	Llegir dades del canal de lectura 3
RLAST_O_3	Sortida	—	Llegir el senyal de final de trama del canal de lectura 3
BUSER_O_r3	Sortida	—	Llegir finalització per llegir el canal 3
ARVALID_I_4	Entrada	—	Sol·licitud de lectura del canal de lectura 4
ARSIZE_I_4	Entrada	8 bits	Mida de la ràfega de lectura del canal de lectura 4
ARADDR_I_4	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 4
ARREADY_O_4	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud del canal de lectura 4
RVALID_O_4	Sortida	—	Dades de lectura vàlides del canal de lectura 4
RDATA_O_4	Sortida	[AXI_DATA_WIDTH-1 : 0]	Llegir dades del canal de lectura 4
RLAST_O_4	Sortida	—	Llegir el senyal de final de trama del canal de lectura 4
BUSER_O_r4	Sortida	—	Llegir finalització per llegir el canal 4
ARVALID_I_5	Entrada	—	Sol·licitud de lectura del canal de lectura 5
ARSIZE_I_5	Entrada	8 bits	Mida de la ràfega de lectura del canal de lectura 5
ARADDR_I_5	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 5
ARREADY_O_5	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud del canal de lectura 5
RVALID_O_5	Sortida	—	Dades de lectura vàlides del canal de lectura 5
RDATA_O_5	Sortida	[AXI_DATA_WIDTH-1 : 0]	Llegir dades del canal de lectura 5
RLAST_O_5	Sortida	—	Llegir el senyal de final de trama del canal de lectura 5
BUSER_O_r5	Sortida	—	Llegir finalització per llegir el canal 5
ARVALID_I_6	Entrada	—	Sol·licitud de lectura del canal de lectura 6
ARSIZE_I_6	Entrada	8 bits	Mida de la ràfega de lectura del canal de lectura 6
ARADDR_I_6	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 6
ARREADY_O_6	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud del canal de lectura 6
RVALID_O_6	Sortida	—	Dades de lectura vàlides del canal de lectura 6
RDATA_O_6	Sortida	[AXI_DATA_WIDTH-1 : 0]	Llegir dades del canal de lectura 6
RLAST_O_6	Sortida	—	Llegir el senyal de final de trama del canal de lectura 6

………..continua
Senyal Nom	Direcció	Amplada	Descripció
BUSER_O_r6	Sortida	—	Llegir finalització per llegir el canal 6
ARVALID_I_7	Entrada	—	Sol·licitud de lectura del canal de lectura 7
ARSIZE_I_7	Entrada	8 bits	Mida de la ràfega de lectura del canal de lectura 7
ARADDR_I_7	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 7
ARREADY_O_7	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud del canal de lectura 7
RVALID_O_7	Sortida	—	Dades de lectura vàlides del canal de lectura 7
RDATA_O_7	Sortida	[AXI_DATA_WIDTH-1 : 0]	Llegir dades del canal de lectura 7
RLAST_O_7	Sortida	—	Llegir el senyal de final de trama del canal de lectura 7
BUSER_O_r7	Sortida	—	Llegir finalització per llegir el canal 7
AWSIZE_I_0	Entrada	8 bits	Mida de la ràfega d'escriptura per al canal d'escriptura 0
WDATA_I_0	Entrada	[AXI_DATA_WIDTH-1:0]	Entrada de dades de vídeo per escriure el canal 0
WVALID_I_0	Entrada	—	Escriure dades vàlides per escriure el canal 0
AWVALID_I_0	Entrada	—	Sol·licitud d'escriptura des del canal d'escriptura 0
AWADDR_I_0	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 0
AWREADY_O_0	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud des del canal d'escriptura 0
BUSER_O_0	Sortida	—	Finalització d'escriptura per escriure el canal 0
AWSIZE_I_1	Entrada	8 bits	Mida de la ràfega d'escriptura per al canal d'escriptura 1
WDATA_I_1	Entrada	[AXI_DATA_WIDTH-1:0]	Entrada de dades de vídeo per escriure el canal 1
WVALID_I_1	Entrada	—	Escriure dades vàlides per escriure el canal 1
AWVALID_I_1	Entrada	—	Sol·licitud d'escriptura des del canal d'escriptura 1
AWADDR_I_1	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 1
AWREADY_O_1	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud des del canal d'escriptura 1
BUSER_O_1	Sortida	—	Finalització d'escriptura per escriure el canal 1
AWSIZE_I_2	Entrada	8 bits	Mida de la ràfega d'escriptura per al canal d'escriptura 2
WDATA_I_2	Entrada	[AXI_DATA_WIDTH-1:0]	Entrada de dades de vídeo per escriure el canal 2
WVALID_I_2	Entrada	—	Escriure dades vàlides per escriure el canal 2
AWVALID_I_2	Entrada	—	Sol·licitud d'escriptura des del canal d'escriptura 2
AWADDR_I_2	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 2
AWREADY_O_2	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud des del canal d'escriptura 2
BUSER_O_2	Sortida	—	Finalització d'escriptura per escriure el canal 2
AWSIZE_I_3	Entrada	8 bits	Mida de la ràfega d'escriptura per al canal d'escriptura 3
WDATA_I_3	Entrada	[AXI_DATA_WIDTH-1:0]	Entrada de dades de vídeo per escriure el canal 3
WVALID_I_3	Entrada	—	Escriure dades vàlides per escriure el canal 3
AWVALID_I_3	Entrada	—	Sol·licitud d'escriptura des del canal d'escriptura 3
AWADDR_I_3	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 3
AWREADY_O_3	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud des del canal d'escriptura 3
BUSER_O_3	Sortida	—	Finalització d'escriptura per escriure el canal 3
AWSIZE_I_4	Entrada	8 bits	Mida de la ràfega d'escriptura per al canal d'escriptura 4

………..continua
Senyal Nom	Direcció	Amplada	Descripció
WDATA_I_4	Entrada	[AXI_DATA_WIDTH-1:0]	Entrada de dades de vídeo per escriure el canal 4
WVALID_I_4	Entrada	—	Escriure dades vàlides per escriure el canal 4
AWVALID_I_4	Entrada	—	Sol·licitud d'escriptura des del canal d'escriptura 4
AWADDR_I_4	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 4
AWREADY_O_4	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud des del canal d'escriptura 4
BUSER_O_4	Sortida	—	Finalització d'escriptura per escriure el canal 4
AWSIZE_I_5	Entrada	8 bits	Mida de la ràfega d'escriptura per al canal d'escriptura 5
WDATA_I_5	Entrada	[AXI_DATA_WIDTH-1:0]	Entrada de dades de vídeo per escriure el canal 5
WVALID_I_5	Entrada	—	Escriure dades vàlides per escriure el canal 5
AWVALID_I_5	Entrada	—	Sol·licitud d'escriptura des del canal d'escriptura 5
AWADDR_I_5	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 5
AWREADY_O_5	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud des del canal d'escriptura 5
BUSER_O_5	Sortida	—	Finalització d'escriptura per escriure el canal 5
AWSIZE_I_6	Entrada	8 bits	Mida de la ràfega d'escriptura per al canal d'escriptura 6
WDATA_I_6	Entrada	[AXI_DATA_WIDTH-1:0]	Entrada de dades de vídeo per escriure el canal 6
WVALID_I_6	Entrada	—	Escriure dades vàlides per escriure el canal 6
AWVALID_I_6	Entrada	—	Sol·licitud d'escriptura des del canal d'escriptura 6
AWADDR_I_6	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 6
AWREADY_O_6	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud des del canal d'escriptura 6
BUSER_O_6	Sortida	—	Finalització d'escriptura per escriure el canal 6
AWSIZE_I_7	Entrada	8 bits	Mida de la ràfega d'escriptura des del canal d'escriptura 7
WDATA_I_7	Entrada	[AXI_DATA_WIDTH-1:0]	Entrada de dades de vídeo per escriure el canal 7
WVALID_I_7	Entrada	—	Escriure dades vàlides per escriure el canal 7
AWVALID_I_7	Entrada	—	Escriu una sol·licitud des del canal d'escriptura 7
AWADDR_I_7	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR a la qual ha de passar l'escriptura des del canal d'escriptura 7
AWREADY_O_7	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud des del canal d'escriptura 7
BUSER_O_7	Sortida	—	Finalització d'escriptura per escriure el canal 7

La taula següent enumera els ports d'entrada i sortida del DDR AXI4 Arbiter per a la interfície nativa.
Taula 2-3. Ports d'entrada i sortida per a la interfície nativa de l'àrbitre

Senyal Nom	Direcció	Amplada	Descripció
restablir_i	Entrada	—	Senyal de restabliment asíncron baix actiu per dissenyar
sys_clk_i	Entrada	—	Rellotge del sistema
ddr_ctrl_ready_i	Entrada	—	Rep el senyal d'entrada llest del controlador DDR
r0_req_i	Entrada	—	Llegir la sol·licitud de l'iniciador 0
r0_mida_de_esclat_i	Entrada	8 bits	Llegir la mida de la ràfega
r0_rstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 0
r0_ack_o	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud de l'iniciador 0

………..continua
Senyal Nom	Direcció	Amplada	Descripció
r0_data_valid_o	Sortida	—	Dades de lectura vàlides del canal de lectura 0
r0_done_o	Sortida	—	Llegir la finalització a l'iniciador 0
r1_req_i	Entrada	—	Llegir la sol·licitud de l'iniciador 1
r1_mida_de_esclat_i	Entrada	8 bits	Llegir la mida de la ràfega
r1_rstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 1
r1_ack_o	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud de l'iniciador 1
r1_data_valid_o	Sortida	—	Dades de lectura vàlides del canal de lectura 1
r1_done_o	Sortida	—	Llegir la finalització a l'iniciador 1
r2_req_i	Entrada	—	Llegir la sol·licitud de l'iniciador 2
r2_mida_de_esclat_i	Entrada	8 bits	Llegir la mida de la ràfega
r2_rstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 2
r2_ack_o	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud de l'iniciador 2
r2_data_valid_o	Sortida	—	Dades de lectura vàlides del canal de lectura 2
r2_done_o	Sortida	—	Llegir la finalització a l'iniciador 2
r3_req_i	Entrada	—	Llegir la sol·licitud de l'iniciador 3
r3_mida_de_esclat_i	Entrada	8 bits	Llegir la mida de la ràfega
r3_rstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 3
r3_ack_o	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud de l'iniciador 3
r3_data_valid_o	Sortida	—	Dades de lectura vàlides del canal de lectura 3
r3_done_o	Sortida	—	Llegir la finalització a l'iniciador 3
r4_req_i	Entrada	—	Llegir la sol·licitud de l'iniciador 4
r4_mida_de_esclat_i	Entrada	8 bits	Llegir la mida de la ràfega
r4_rstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 4
r4_ack_o	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud de l'iniciador 4
r4_data_valid_o	Sortida	—	Dades de lectura vàlides del canal de lectura 4
r4_done_o	Sortida	—	Llegir la finalització a l'iniciador 4
r5_req_i	Entrada	—	Llegir la sol·licitud de l'iniciador 5
r5_mida_de_esclat_i	Entrada	8 bits	Llegir la mida de la ràfega
r5_rstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 5
r5_ack_o	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud de l'iniciador 5
r5_data_valid_o	Sortida	—	Dades de lectura vàlides del canal de lectura 5
r5_done_o	Sortida	—	Llegir la finalització a l'iniciador 5
r6_req_i	Entrada	—	Llegir la sol·licitud de l'iniciador 6
r6_mida_de_esclat_i	Entrada	8 bits	Llegir la mida de la ràfega
r6_rstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 6
r6_ack_o	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud de l'iniciador 6
r6_data_valid_o	Sortida	—	Dades de lectura vàlides del canal de lectura 6
r6_done_o	Sortida	—	Llegir la finalització a l'iniciador 6
r7_req_i	Entrada	—	Llegir la sol·licitud de l'iniciador 7
r7_mida_de_esclat_i	Entrada	8 bits	Llegir la mida de la ràfega

………..continua
Senyal Nom	Direcció	Amplada	Descripció
r7_rstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR des d'on s'ha d'iniciar la lectura per al canal de lectura 7
r7_ack_o	Sortida	—	Confirmació de l'àrbitre per llegir la sol·licitud de l'iniciador 7
r7_data_valid_o	Sortida	—	Dades de lectura vàlides del canal de lectura 7
r7_done_o	Sortida	—	Llegir la finalització a l'iniciador 7
rdata_o	Sortida	[AXI_DATA_WIDTH - 1:0]	Sortida de dades de vídeo del canal de lectura
w0_mida_esclat_i	Entrada	8 bits	Escriu la mida de la ràfega
w0_dades_i	Entrada	[AXI_DATA_WIDTH - 1:0]	Entrada de dades de vídeo per escriure el canal 0
w0_data_valid_i	Entrada	—	Escriure dades vàlides per escriure el canal 0
w0_req_i	Entrada	—	Escriu la sol·licitud de l'iniciador 0
w0_wstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 0
w0_ack_o	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud de l'iniciador 0
w0_fet_o	Sortida	—	Escriu la finalització a l'iniciador 0
w1_mida_esclat_i	Entrada	8 bits	Escriu la mida de la ràfega
w1_dades_i	Entrada	[AXI_DATA_WIDTH - 1:0]	Entrada de dades de vídeo per escriure el canal 1
w1_data_valid_i	Entrada	—	Escriure dades vàlides per escriure el canal 1
w1_req_i	Entrada	—	Escriu la sol·licitud de l'iniciador 1
w1_wstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 1
w1_ack_o	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud de l'iniciador 1
w1_fet_o	Sortida	—	Escriu la finalització a l'iniciador 1
w2_mida_esclat_i	Entrada	8 bits	Escriu la mida de la ràfega
w2_dades_i	Entrada	[AXI_DATA_WIDTH - 1:0]	Entrada de dades de vídeo per escriure el canal 2
w2_data_valid_i	Entrada	—	Escriure dades vàlides per escriure el canal 2
w2_req_i	Entrada	—	Escriu la sol·licitud de l'iniciador 2
w2_wstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 2
w2_ack_o	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud de l'iniciador 2
w2_fet_o	Sortida	—	Escriu la finalització a l'iniciador 2
w3_mida_esclat_i	Entrada	8 bits	Escriu la mida de la ràfega
w3_dades_i	Entrada	[AXI_DATA_WIDTH - 1:0]	Entrada de dades de vídeo per escriure el canal 3
w3_data_valid_i	Entrada	—	Escriure dades vàlides per escriure el canal 3
w3_req_i	Entrada	—	Escriu la sol·licitud de l'iniciador 3
w3_wstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 3
w3_ack_o	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud de l'iniciador 3
w3_fet_o	Sortida	—	Escriu la finalització a l'iniciador 3
w4_mida_esclat_i	Entrada	8 bits	Escriu la mida de la ràfega
w4_dades_i	Entrada	[AXI_DATA_WIDTH - 1:0]	Entrada de dades de vídeo per escriure el canal 4
w4_data_valid_i	Entrada	—	Escriure dades vàlides per escriure el canal 4
w4_req_i	Entrada	—	Escriu la sol·licitud de l'iniciador 4
w4_wstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	Adreça DDR a la qual ha de passar l'escriptura des del canal d'escriptura 4

………..continua
Senyal Nom	Direcció	Amplada	Descripció
w4_ack_o	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud de l'iniciador 4
w4_fet_o	Sortida	—	Escriu la finalització a l'iniciador 4
w5_mida_esclat_i	Entrada	8 bits	Escriu la mida de la ràfega
w5_dades_i	Entrada	[AXI_DATA_WIDTH - 1:0]	Entrada de dades de vídeo per escriure el canal 5
w5_data_valid_i	Entrada	—	Escriure dades vàlides per escriure el canal 5
w5_req_i	Entrada	—	Escriu la sol·licitud de l'iniciador 5
w5_wstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 5
w5_ack_o	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud de l'iniciador 5
w5_fet_o	Sortida	—	Escriu la finalització a l'iniciador 5
w6_mida_esclat_i	Entrada	8 bits	Escriu la mida de la ràfega
w6_dades_i	Entrada	[AXI_DATA_WIDTH - 1:0]	Entrada de dades de vídeo per escriure el canal 6
w6_data_valid_i	Entrada	—	Escriure dades vàlides per escriure el canal 6
w6_req_i	Entrada	—	Escriu la sol·licitud de l'iniciador 6
w6_wstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 6
w6_ack_o	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud de l'iniciador 6
w6_fet_o	Sortida	—	Escriu la finalització a l'iniciador 6
w7_mida_esclat_i	Entrada	8 bits	Escriu la mida de la ràfega
w7_dades_i	Entrada	[AXI_DATA_WIDTH - 1:0]	Entrada de dades de vídeo per escriure el canal 7
w7_data_valid_i	Entrada	—	Escriure dades vàlides per escriure el canal 7
w7_req_i	Entrada	—	Escriu la sol·licitud de l'iniciador 7
w7_wstart_addr_i	Entrada	[AXI_ADDR_WIDTH – 1:0]	L'adreça DDR a la qual s'ha de fer l'escriptura des del canal d'escriptura 7
w7_ack_o	Sortida	—	Confirmació de l'àrbitre per escriure la sol·licitud de l'iniciador 7
w7_fet_o	Sortida	—	Escriu la finalització a l'iniciador 7
Senyals AXI I/F
Llegir el canal d'adreça
arid_o	Sortida	[AXI_ID_WIDTH - 1:0]	Llegir l'identificador de l'adreça. Identificació tag per al grup de senyals d'adreces de lectura.
araddr_o	Sortida	[AXI_ADDR_WIDTH – 1:0]	Llegir l'adreça. Proporciona l'adreça inicial d'una transacció de lectura en ràfega. Només es proporciona l'adreça inicial de la ràfega.
arlen_o	Sortida	[7:0]	Longitud de l'esclat. Proporciona el nombre exacte de transferències en una ràfega. Aquesta informació determina el nombre de transferències de dades associades a l'adreça.
arsize_o	Sortida	[2:0]	Mida de l'esclat. Mida de cada transferència a la ràfega.
arburst_o	Sortida	[1:0]	Tipus d'explosió. Juntament amb la informació de mida, detalla com es calcula l'adreça de cada transferència dins de la ràfega. S'ha corregit a 2'b01 à Ràfega d'adreces incremental.
arlock_o	Sortida	[1:0]	Tipus de bloqueig. Proporciona informació addicional sobre les característiques atòmiques de la transferència. Fixat a 2'b00 a Accés normal.

………..continua
Senyal Nom	Direcció	Amplada	Descripció
arcache_o	Sortida	[3:0]	Tipus de memòria cau. Proporciona informació addicional sobre les característiques d'emmagatzematge en memòria cau de la transferència. S'ha corregit a 4'b0000 à No es guarda en memòria cau i no es guarda a la memòria intermèdia.
arprot_o	Sortida	[2:0]	Tipus de protecció. Proporciona informació de la unitat de protecció per a la transacció. Fixat a 3'b000 a Accés a dades normal i segur.
arvalid_o	Sortida	—	Llegir l'adreça vàlida. Quan és ALTA, l'adreça de lectura i la informació de control són vàlides i romanen altes fins que el senyal de reconeixement de l'adreça, retardat, sigui alt. 1 = Adreça i informació de control vàlides 0 = Adreça i informació de control no vàlides
endarrerit_o	Entrada	—	Llegiu l'adreça a punt. L'objectiu està preparat per acceptar una adreça i els senyals de control associats. 1 = objectiu preparat 0 = l'objectiu no està preparat
Llegir el canal de dades
desfer	Entrada	[AXI_ID_WIDTH - 1:0]	Llegir ID tag. ID tag del grup de senyals de dades de lectura. El valor de descàrrega el genera l'objectiu i ha de coincidir amb el valor àrid de la transacció de lectura a la qual respon.
rdata	Entrada	[AXI_DATA_WIDTH - 1:0]	Llegir dades
rresp	Entrada	[1:0]	Llegeix la resposta. Estat de la transferència de lectura. Les respostes permeses són OKAY, EXOKAY, SLVERR i DECERR.
últim	Entrada	—	Llegeix l'últim. Última transferència en una ràfega de lectura.
rvàlid	Entrada	—	Llegir vàlid. Les dades de lectura necessàries estan disponibles i la transferència de lectura es pot completar. 1 = llegir dades disponibles 0 = dades de lectura no disponibles
llest	Sortida	—	Llegiu llest. L'iniciador pot acceptar les dades de lectura i la informació de resposta. 1= iniciador llest 0 = l'iniciador no està preparat
Escriu el canal d'adreça
awid	Sortida	[AXI_ID_WIDTH - 1:0]	Escriu l'identificador de l'adreça. Identificació tag per al grup de senyals d'adreces d'escriptura.
awaddr	Sortida	[AXI_ADDR_WIDTH – 1:0]	Escriu l'adreça. Proporciona l'adreça de la primera transferència en una transacció de ràfega d'escriptura. Els senyals de control associats s'utilitzen per determinar les adreces de les transferències restants a la ràfega.
awlen	Sortida	[7:0]	Longitud de l'esclat. Proporciona el nombre exacte de transferències en una ràfega. Aquesta informació determina el nombre de transferències de dades associades a l'adreça.
awsize	Sortida	[2:0]	Mida de l'esclat. Mida de cada transferència a la ràfega. Els estrobosques de carrils de bytes indiquen exactament quins carrils de bytes cal actualitzar.
esclat	Sortida	[1:0]	Tipus d'explosió. Juntament amb la informació de mida, detalla com es calcula l'adreça de cada transferència dins de la ràfega. S'ha corregit a 2'b01 à Ràfega d'adreces incremental.

………..continua
Senyal Nom	Direcció	Amplada	Descripció
awlock	Sortida	[1:0]	Tipus de bloqueig. Proporciona informació addicional sobre les característiques atòmiques de la transferència. Fixat a 2'b00 a Accés normal.
awcache	Sortida	[3:0]	Tipus de memòria cau. Indica els atributs de memòria intermèdia, de memòria cau, d'escriptura, de recuperació i d'assignació de la transacció. S'ha corregit a 4'b0000 à No es guarda en memòria cau i no es guarda a la memòria intermèdia.
awprot	Sortida	[2:0]	Tipus de protecció. Indica el nivell de protecció normal, privilegiat o segur de la transacció i si la transacció és un accés a dades o un accés a instruccions. Fixat a 3'b000 a Accés a dades normal i segur.
vàlid	Sortida	—	Escriu l'adreça vàlida. Indica que hi ha disponible una adreça d'escriptura vàlida i informació de control. 1 = adreça i informació de control disponible 0 = adreça i informació de control no disponible. L'adreça i la informació de control es mantenen estables fins que el senyal de reconeixement de l'adreça, a punt, es posa ALTA.
a punt	Entrada	—	Escriu l'adreça a punt. Indica que l'objectiu està preparat per acceptar una adreça i els senyals de control associats. 1 = objectiu preparat 0 = l'objectiu no està preparat
Canal d'escriptura de dades
wdata	Sortida	[AXI_DATA_WIDTH - 1:0]	Escriu dades
wstrb	Sortida	[AXI_DATA_WIDTH - 8:0]	Escriu estrobosques. Aquest senyal indica quins carrils de bytes cal actualitzar a la memòria. Hi ha un estroboscopi d'escriptura per cada vuit bits del bus de dades d'escriptura.
wlast	Sortida	—	Escriu l'últim. Última transferència en una ràfega d'escriptura.
w vàlid	Sortida	—	Escriu vàlid. Hi ha dades d'escriptura vàlides i estrobosques disponibles. 1 = dades d'escriptura i estrobosques disponibles 0 = dades d'escriptura i estrobosques no disponibles
gratinat	Entrada	—	Escriu a punt. Target pot acceptar les dades d'escriptura. 1 = objectiu preparat 0 = l'objectiu no està preparat
Escriu el canal de resposta
oferta	Entrada	[AXI_ID_WIDTH - 1:0]	ID de resposta. La identificació tag de la resposta escrita. El valor de l'oferta ha de coincidir amb el valor awid de la transacció d'escriptura a la qual respon l'objectiu.
bresp	Entrada	[1:0]	Escriu la resposta. Estat de la transacció d'escriptura. Les respostes permeses són OKAY, EXOKAY, SLVERR i DECERR.
bvàlid	Entrada	—	Escriu la resposta vàlida. Hi ha disponible una resposta d'escriptura vàlida. 1 = resposta d'escriptura disponible 0 = resposta d'escriptura no disponible
de pa	Sortida	—	Resposta a punt. L'iniciador pot acceptar la informació de resposta. 1 = iniciador llest 0 = l'iniciador no està preparat

Diagrames de temps (fer una pregunta)
Aquesta secció tracta els diagrames de temps DDR_AXI4_Arbiter. Les figures següents mostren la connexió de les entrades de sol·licitud de lectura i escriptura, l'adreça de memòria inicial, les entrades d'escriptura de l'iniciador extern, el reconeixement de lectura o escriptura i les entrades de finalització de lectura o escriptura donades per l'àrbitre.
Figura 3-1. Diagrama de temporització per a senyals utilitzats en l'escriptura/lectura mitjançant la interfície AXI4

Banc de proves (fer una pregunta)
S'utilitza un banc de proves unificat per verificar i provar DDR_AXI4_Arbiter anomenat banc de proves d'usuari. Es proporciona un banc de proves per comprovar la funcionalitat de la IP DDR_AXI4_Arbiter. Aquest banc de proves només funciona per a dos canals de lectura i dos canals d'escriptura amb configuració d'interfície de bus.
 Simulació (fer una pregunta)
Els passos següents descriuen com simular el nucli mitjançant el banc de proves:

1. Obriu la pestanya Libero® SoC Catalog, expandiu Solucions-Vídeo, feu doble clic a DDR_AXI4_Arbiter i, a continuació, feu clic a D'acord. La documentació associada a la IP es mostra a Documentació. Important: si no veieu la pestanya Catàleg, aneu a View > Menú Windows i feu clic a Catàleg per fer-lo visible.

Figura 4-1. DDR_AXI4_Arbiter IP Core al catàleg de SoC de Libero

La finestra Crea component apareix com es mostra a continuació. Feu clic a D'acord. Assegureu-vos que el nom sigui DDR_AXI4_ARBITER_PF_C0.
Figura 4-2. Crea component

Configureu la IP per a 2 canals de lectura, 2 canals d'escriptura i seleccioneu Interfície de bus tal com es mostra a la figura següent i feu clic a D'acord per generar la IP.
Figura 4-3. Configuració

A la pestanya Jerarquia d'estímul, seleccioneu el banc de proves (DDR_AXI4_ARBITER_PF_tb.v), feu clic amb el botó dret i, a continuació, feu clic a Simula el disseny previ al sintetitzador > Obre de manera interactiva.
Important: Si no veieu la pestanya Jerarquia d'estímuls, aneu a View > Menú Windows i feu clic a Jerarquia d'estímuls per fer-lo visible.
Figura 4-4. Simulació del disseny de presíntesiModelSim s'obre amb el banc de proves file, tal com es mostra a la figura següent.
Figura 4-5. Finestra de simulació ModelSim

Important: Si la simulació s'interromp a causa del límit de temps d'execució especificat al fitxer .do file, utilitzeu l'ordre run -all per completar la simulació.
Historial de revisions (fer una pregunta)
L'historial de revisions descriu els canvis que es van implementar al document. Els canvis s'enumeren per revisió, començant per la publicació més actual.
Taula 5-1. Historial de revisions

Revisió	Data	Descripció
A	04/2023	A continuació es mostra la llista de canvis a la revisió A del document: • S'ha migrat el document a la plantilla Microxip. • S'ha actualitzat el número de document a DS00004976A de 50200950. • Afegit 4. Banc de proves.
2.0	—	A continuació es mostra la llista de canvis a la revisió 2.0 del document: • Afegit Figura 1-2. • Afegit Taula 2-2. • S'han actualitzat els noms d'alguns noms de senyals d'entrada i sortida Taula 2-2.
1.0	—	Alliberament inicial.

Suport de microxip FPGA (fer una pregunta)
El grup de productes Microchip FPGA avala els seus productes amb diversos serveis d'assistència, inclòs el servei d'atenció al client, el centre de suport tècnic al client, un weblloc web i oficines de vendes a tot el món. Es recomana als clients que visitin els recursos en línia de Microxip abans de contactar amb el servei d'assistència, ja que és molt probable que les seves consultes ja hagin estat respostes. Poseu-vos en contacte amb el centre d'assistència tècnica a través de weblloc a www.microchip.com/support. Esmenteu el número de peça del dispositiu FPGA, seleccioneu la categoria de cas adequada i pengeu el disseny files mentre es crea un cas de suport tècnic. Poseu-vos en contacte amb el servei d'atenció al client per obtenir assistència no tècnica del producte, com ara preus del producte, actualitzacions del producte, informació actualitzada, estat de la comanda i autorització.

• Des d'Amèrica del Nord, truqueu al 800.262.1060
• Des de la resta del món, truqueu al 650.318.4460
• Fax, des de qualsevol part del món, 650.318.8044

Informació del microxip (fer una pregunta)

El Microxip Weblloc (Fes una pregunta)
Microxip ofereix suport en línia a través del nostre weblloc a www.microchip.com/. Això weblloc s'utilitza per fer filei informació fàcilment disponible per als clients. Alguns dels continguts disponibles inclouen:

• Suport al producte - Fulls de dades i errates, notes d'aplicació i sampprogrames, recursos de disseny, guies d'usuari i documents de suport de maquinari, últimes versions de programari i programari arxivat
• Suport tècnic general - Preguntes freqüents (FAQ), sol·licituds d'assistència tècnica, grups de discussió en línia, llista de membres del programa de socis de disseny de Microchip
• Negoci de Microxip - Selector de productes i guies de comandes, darrers comunicats de premsa de Microxip, una llista de seminaris i esdeveniments, llistats d'oficines de vendes, distribuïdors i representants de fàbrica de Microxip

Servei de notificació de canvis de producte (fer una pregunta)
El servei de notificació de canvis de producte de Microchip ajuda a mantenir els clients al dia dels productes de Microchip. Els subscriptors rebran notificacions per correu electrònic sempre que hi hagi canvis, actualitzacions, revisions o errates relacionades amb una família de productes especificada o una eina de desenvolupament d'interès. Per registrar-vos, aneu a www.microchip.com/pcn i seguiu les instruccions de registre.
Atenció al client (Fes una pregunta)
Els usuaris dels productes Microxip poden rebre assistència a través de diversos canals:

• Distribuïdor o representant
• Oficina local de vendes
• Enginyer de solucions integrades (ESE)
• Suport tècnic

Els clients han de contactar amb el seu distribuïdor, representant o ESE per obtenir assistència. Les oficines de vendes locals també estan disponibles per ajudar els clients. En aquest document s'inclou una llista d'oficines de vendes i ubicacions. El suport tècnic està disponible a través de weblloc a: www.microchip.com/support.
Funció de protecció de codi de Microxip Devises (fer una pregunta)
Tingueu en compte els detalls següents de la funció de protecció del codi als productes Microxip:

• Els productes de microxip compleixen les especificacions contingudes a la seva fitxa de dades particular de microxip.
• Microxip creu que la seva família de productes és segura quan s'utilitza de la manera prevista, dins de les especificacions de funcionament i en condicions normals.
• Microxip valora i protegeix de manera agressiva els seus drets de propietat intel·lectual. Els intents d'infringir les funcions de protecció del codi del producte Microxip estan estrictament prohibits i poden infringir la Llei de drets d'autor de DigitalMillennium.
• Ni Microchip ni cap altre fabricant de semiconductors poden garantir la seguretat del seu codi. La protecció del codi no vol dir que estem garantint que el producte sigui "irrompible". La protecció del codi està en constant evolució. Microxip es compromet a millorar contínuament les funcions de protecció del codi dels nostres productes.

Avís legal (fer una pregunta)
Aquesta publicació i la informació que s'hi inclou només es poden utilitzar amb els productes Microxip, inclòs per dissenyar, provar i integrar productes Microxip amb la vostra aplicació. L'ús d'aquesta informació de qualsevol altra manera viola aquests termes. La informació sobre les aplicacions del dispositiu només es proporciona per a la vostra comoditat i pot ser substituïda per actualitzacions. És la vostra responsabilitat assegurar-vos que la vostra aplicació compleix les vostres especificacions. Poseu-vos en contacte amb l'oficina local de vendes de Microxip per obtenir assistència addicional o, per obtenir assistència addicional a www.microchip.com/en-us/support/design-help/ serveis-atenció al client. AQUESTA INFORMACIÓ ÉS PROPORCIONADA PER MICROCHIP "TAL CUAL". MICROCHIP NO FA REPRESENTACIONS O GARANTIES DE CAP TIPUS, JA SIGUI EXPRESSES O IMPLÍCITES, ESCRITES O ORALS, LEGALS O D'ALTRE ALTRE, RELACIONATS AMB LA INFORMACIÓ, INCLOSA PERÒ NO LIMITADA A CAP GARANTIA IMPLÍCITA DE NO-INFRACCIÓ, COMERCIALITZACIÓ I GARANTIA DE COMERCIALITZACIÓ, COMERCIALITZACIÓ I GARANTIA DE COMERCIALITZACIÓ. RELACIONATS AMB EL SEU ESTAT, QUALITAT O RENDIMENT. EN CAP CAS, MICROCHIP SERÀ RESPONSABLE DE CAP PÈRDUA INDIRECTA, ESPECIAL, PUNITIVA, INCIDENTAL O CONSEQUENTAL, DANYS, COST O DESPESA DE CAP TIPO RELACIONAT AMB LA INFORMACIÓ O EL SEU ÚS, NO obstant això, CAUSADA, FINS I SER AVISAT. SÓN PREVISIBLES LA POSSIBILITAT O ELS DANYS? EN LA MÀXIMA MESURA PERMETIDA PER LA LLEI, LA RESPONSABILITAT TOTAL DE MICROCHIP EN TOTES LES RECLAMACIONS RELACIONATS DE QUALSEVOL MANERA AMB LA INFORMACIÓ O EL SEU ÚS NO SUPERARÀ EL NOMBRE DE TARIFES, SI N'HUEU, QUE HEU PAGAT DIRECTAMENT A MICROCHIP PER LA INFORMACIÓ. L'ús de dispositius Microxip en aplicacions de suport vital i/o seguretat és totalment a risc del comprador, i el comprador es compromet a defensar, indemnitzar i excloure Microxip de qualsevol dany, reclamació, demanda o despeses derivades d'aquest ús. No es transmet cap llicència, implícita o d'una altra manera, sota cap dret de propietat intel·lectual de Microxip tret que s'indiqui el contrari.
Marques comercials (fer una pregunta)
El nom i el logotip del microxip, el logotip del microxip, Adaptec, AVR, logotip d'AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXSty, megaluuchs, Microxip Logotip de Microsemi, MOST, MOST logotip, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetriccom, SyncServer, Tachyon, TinyAVRC, TimeSource, TimeSource marques registrades de Microchip Technology Incorporated als EUA i altres països. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logotip de ProASIC Plus, Quiet- Wire, SmartFusion, SyncWorld, Time, Time, Time, Time, Time TimeProvider, TrueTime i ZL són marques comercials registrades de Microchip Technology Incorporated als EUA Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoContromotive, CryptoAutomotive dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, Programació sèrie en circuit, ICSP, INICnet, Paral·lelització intel·ligent, IntelliMOS, Connectivitat entre xips, JitterBlocker, Knob-on, maxCDisplay, Kopto-on, maxCDisplayView, memBrain, Mindi, MiWi, MPASM, MPF, logotip de MPLAB Certified, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, , RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect i ZENA són marques comercials de Microchip Technology Incorporated als EUA i altres països. SQTP és una marca de servei de Microchip Technology Incorporated als EUA. El logotip d'Adaptec, Frequency on Demand, Silicon Storage Technology i Symmcom són marques registrades de Microchip Technology Inc. a altres països. GestIC és una marca comercial registrada de Microchip Technology Germany II GmbH & Co. KG, una filial de Microchip Technology Inc., a altres països. Totes les altres marques comercials esmentades aquí són propietat de les seves respectives empreses. © 2023, Microchip Technology Incorporated i les seves filials. Tots els drets reservats.
ISBN: 978-1-6683-2302-1 Sistema de gestió de la qualitat (fer una pregunta) Per obtenir informació sobre els sistemes de gestió de la qualitat de Microchip, visiteu www.microchip.com/quality.

Vendes i servei a tot el món

AMÈRICES	ASIA/PACÍFIC	ASIA/PACÍFIC	EUROPA
Corporativa Oficina 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Suport tècnic: www.microchip.com/support Web Adreça: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianàpolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 Nova York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Canadà - Toronto Tel: 905-695-1980 Fax: 905-695-2078	Austràlia - Sydney Tel: 61-2-9868-6733 Xina - Pequín Tel: 86-10-8569-7000 Xina - Chengdu Tel: 86-28-8665-5511 Xina - Chongqing Tel: 86-23-8980-9588 Xina - Dongguan Tel: 86-769-8702-9880 Xina - Guangzhou Tel: 86-20-8755-8029 Xina - Hangzhou Tel: 86-571-8792-8115 Xina - Hong Kong SAR Tel: 852-2943-5100 Xina - Nanjing Tel: 86-25-8473-2460 Xina - Qingdao Tel: 86-532-8502-7355 Xina - Xangai Tel: 86-21-3326-8000 Xina - Shenyang Tel: 86-24-2334-2829 Xina - Shenzhen Tel: 86-755-8864-2200 Xina - Suzhou Tel: 86-186-6233-1526 Xina - Wuhan Tel: 86-27-5980-5300 Xina - Xian Tel: 86-29-8833-7252 Xina - Xiamen Tel: 86-592-2388138 Xina - Zhuhai Tel: 86-756-3210040	Índia - Bangalore Tel: 91-80-3090-4444 Índia - Nova Delhi Tel: 91-11-4160-8631 Índia - Pune Tel: 91-20-4121-0141 Japó – Osaka Tel: 81-6-6152-7160 Japó – Tòquio Tel: 81-3-6880-3770 Corea - Daegu Tel: 82-53-744-4301 Corea - Seül Tel: 82-2-554-7200 Malàisia – Kuala Lumpur Tel: 60-3-7651-7906 Malàisia - Penang Tel: 60-4-227-8870 Filipines - Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan – Taipei Tel: 886-2-2508-8600 Tailàndia - Bangkok Tel: 66-2-694-1351 Vietnam - Ho Chi Minh Tel: 84-28-5448-2100	Àustria – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Dinamarca – Copenhaguen Tel: 45-4485-5910 Fax: 45-4485-2829 Finlàndia – Espoo Tel: 358-9-4520-820 França – París Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Alemanya – Garching Tel: 49-8931-9700 Alemanya - Haan Tel: 49-2129-3766400 Alemanya - Heilbronn Tel: 49-7131-72400 Alemanya – Karlsruhe Tel: 49-721-625370 Alemanya - Munic Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Alemanya – Rosenheim Tel: 49-8031-354-560 Israel – Ra'anana Tel: 972-9-744-7705 Itàlia - Milà Tel: 39-0331-742611 Fax: 39-0331-466781 Itàlia - Pàdua Tel: 39-049-7625286 Països Baixos – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Noruega - Trondheim Tel: 47-72884388 Polònia - Varsòvia Tel: 48-22-3325737 Romania – Bucarest Tel: 40-21-407-87-50 Espanya – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Suècia – Göteborg Tel: 46-31-704-60-40 Suècia - Estocolm Tel: 46-8-5090-4654 Regne Unit - Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

© 2023 Microchip Technology Inc. i les seves filials

Documents/Recursos

MICROCHIP DDR AXI4 Arbiter [pdfGuia de l'usuari DDR AXI4 Arbiter, DDR AXI4, Arbiter

Referències

• Manual d'usuari