Арбитър MICROCHIP DDR AXI4
Въведение: Стандартът на протокола AXI4-Stream използва терминологията Master и Slave. Еквивалентната терминология на Microchip, използвана в този документ, е съответно инициатор и цел.
Резюме: Следващата таблица предоставя обобщение на характеристиките на DDR AXI4 Arbiter.
| Характеристика | Стойност |
|---|---|
| Основна версия | DDR AXI4 Arbiter v2.2 |
| Поддържани семейства устройства | – |
| Поддържано лицензиране на поток от инструменти | – |
Характеристики: DDR AXI4 Arbiter има следните ключови характеристики:
- IP ядрото трябва да бъде инсталирано в IP каталога на софтуера Libero SoC.
- Ядрото се конфигурира, генерира и инстанцира в инструмента SmartDesign за включване в списъка с проекти на Libero.
Използване на устройството и производителност:
| Подробности за устройството | семейство | устройство | Ресурси | Производителност (MHz) |
|---|---|---|---|---|
| LUTs DFF RAMs LSRAM SRAM Math Blocks Chip Globals | PolarFire | MPF300T-1 | 5411 4202 | 266 |
Функционално описание
Функционално описание: Този раздел описва подробностите за внедряването на DDR_AXI4_Arbiter. Следващата фигура показва диаграмата на изводите от най-високо ниво на DDR AXI4 Arbiter.
DDR_AXI4_Arbiter Параметри и интерфейсни сигнали
Настройки на конфигурацията:
Конфигурационните настройки за DDR_AXI4_Arbiter не са посочени в този документ.
Входове и изходи Сигнали:
Входните и изходните сигнали за DDR_AXI4_Arbiter не са посочени в този документ.
Времеви диаграми
Времевите диаграми за DDR_AXI4_Arbiter не са посочени в този документ.
Тестбен стенд
Симулация:
Подробностите за симулацията за DDR_AXI4_Arbiter не са посочени в този документ.
История на ревизиите
Историята на ревизиите за DDR_AXI4_Arbiter не е посочена в този документ.
Поддръжка на Microchip FPGA
Информацията за поддръжката на Microchip FPGA за DDR_AXI4_Arbiter не е посочена в този документ.
Инструкции за употреба на продукта
- Инсталирайте DDR AXI4 Arbiter v2.2 към IP каталога на софтуера Libero SoC.
- Конфигурирайте, генерирайте и инстанцирайте ядрото в инструмента SmartDesign за включване в списъка с проекти на Libero.
Въведение (задайте въпрос)
Спомените са неразделна част от всяко типично видео и графично приложение. Те се използват за буфериране на цели видео кадри, когато локалната памет на FPGA е недостатъчна, за да побере целия кадър. Когато има множество четения и записи на видео кадри в DDR, ще се изисква арбитър да извършва арбитраж между множество заявки. DDR AXI4 Arbiter IP осигурява 8 канала за запис за запис на кадрови буфери във външна DDR памет и 8 канала за четене за четене на кадри от външна памет. Арбитражът се основава на принципа първи дошъл, първи обслужен. Ако се появят две заявки едновременно, каналът с по-нисък номер на канала ще има приоритет. Арбитърът се свързва с IP на DDR контролера чрез интерфейса AXI4. DDR AXI4 Arbiter осигурява AXI4 Initiator интерфейс към контролерите на DDR чип. Арбитърът поддържа до осем канала за запис и осем канала за четене. Блокът арбитрира между осем канала за четене, за да осигури достъп до канала за четене на AXI по начин „първи дошъл, първи обслужен“. Блокът арбитрира между осем канала за запис, за да осигури достъп до AXI канала за запис по реда на първи дошъл, първи обслужен. Всичките осем канала за четене и запис имат еднакъв приоритет. Интерфейсът AXI4 Initiator на Arbiter IP може да бъде конфигуриран за различни ширини на данните, вариращи от 64 бита до 512 бита.
Важно: Стандартът на протокола AXI4-Stream използва терминологията „Master“ и „Slave“. Еквивалентната терминология на Microchip, използвана в този документ, е съответно инициатор и цел.
Резюме (задайте въпрос)
Следващата таблица предоставя обобщение на характеристиките на DDR AXI4 Arbiter.
Таблица 1. Характеристики на DDR AXI4 арбитър
Този документ се отнася за DDR AXI4 Arbiter v2.2.
- PolarFire® SoC
- PolarFire
- RTG4™
- IGLOO® 2
- SmartFusion® 2
Изисква Libero® SoC v12.3 или по-нови версии. IP може да се използва в режим RTL без лиценз. За повече информация вижте DDR_AXI4_Arbiter.
Характеристики (задайте въпрос)
DDR AXI4 Arbiter има следните ключови характеристики:
- Осем канала за писане
- Осем канала за четене
- AXI4 интерфейс към DDR контролер
- Конфигурируема AXI4 ширина: 64, 128, 256 и 512 бита
- Конфигурируема ширина на адреса: 32 до 64 бита
Внедряване на IP Core в Libero® Design Suite (задайте въпрос)
IP ядрото трябва да бъде инсталирано в IP каталога на софтуера Libero SoC. Това се инсталира автоматично чрез функцията за актуализиране на IP каталог в софтуера Libero SoC или IP ядрото се изтегля ръчно от каталога. След като IP ядрото е инсталирано в IP каталога на софтуера Libero SoC, ядрото се конфигурира, генерира и инстанцира в инструмента SmartDesign за включване в списъка с проекти на Libero.
Използване и производителност на устройството (задайте въпрос)
Следната таблица изброява използването на устройството, използвано за DDR_AXI4_Arbiter.
Таблица 2. Използване на DDR_AXI4_Arbiter
| устройство Подробности | Ресурси | Производителност (MHz) | RAM памети | Математически блокове | Чип Глобални | |||
| семейство | устройство | LUTs | DFF | LSRAM | μSRAM | |||
| PolarFire® SoC | MPFS250T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| PolarFire | MPF300T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| SmartFusion® 2 | M2S150-1 | 5546 | 4309 | 192 | 15 | 1 | 0 | 0 |
Важно:
- Данните в предходната таблица са заснети с помощта на типични настройки за синтез и оформление. IP адресът е конфигуриран за осем канала за запис, осем канала за четене, ширина на адреса от 32 бита и ширина на данните от конфигурация от 512 бита.
- Тактовата честота е ограничена до 200 MHz, докато се изпълнява анализът на времето, за да се постигнат стойностите на производителността.
Функционално описание (задайте въпрос)
Този раздел описва подробностите за внедряването на DDR_AXI4_Arbiter. Следващата фигура показва диаграмата на изводите от най-високо ниво на DDR AXI4 Arbiter. Фигура 1-1. Блокова диаграма на извеждане от най-високо ниво за собствен интерфейс на арбитър
Следващата фигура показва блоковата диаграма на системно ниво на DDR_AXI4_Arbiter в режим на интерфейс на шина. Фигура 1-2. Блокова диаграма на системно ниво на DDR_AXI4_Arbiter
Транзакция за четене се задейства чрез задаване на входния сигнал r(x)_req_i високо на конкретен канал за четене. Арбитърът отговаря с потвърждение, когато е готов да обслужи заявката за четене. Тогава еampпоказва началния AXI адрес и чете размера на пакета, който е въведен от външния инициатор. Каналът обработва входовете и генерира необходимите AXI транзакции за четене на данни от DDR паметта. Прочетените данни от арбитъра са общи за всички канали за четене. По време на четене на данни валидните данни за четене на съответния канал стават високи. Краят на транзакцията за четене се обозначава със сигнал за извършено четене, когато всички заявени байтове са изпратени. Подобно на транзакцията за четене, транзакцията за запис се задейства чрез настройка на входния сигнал w(x)_req_i високо. Заедно със сигнала за заявка, адресът за начало на запис и дължината на пакета трябва да бъдат предоставени по време на заявката. Когато арбитърът е на разположение да обслужи писмената заявка, той отговаря, като изпраща сигнал за потвърждение по съответния канал. След това потребителят трябва да предостави данните за запис заедно със сигнала за валидност на данните на канала. Броят часовници за валиден висок период на данни трябва да съответства на дължината на импулса. Арбитърът завършва операцията за запис и задава високо ниво на сигнала за завършен запис, което означава завършване на транзакцията за запис.
DDR_AXI4_Arbiter параметри и интерфейсни сигнали (задайте въпрос)
Този раздел обсъжда параметрите в DDR_AXI4_Arbiter GUI конфигуратора и I/O сигналите.
2.1 Настройки на конфигурацията (задайте въпрос)
Следващата таблица изброява описанието на конфигурационните параметри, използвани в хардуерната реализация на DDR_AXI4_Arbiter. Това са общи параметри и могат да се променят според изискванията на приложението.
Таблица 2-1. Конфигурационен параметър
| Сигнал Име | Описание |
| AXI ID ширина | Определя ширината на AXI ID. |
| Ширина на AXI данни | Определя ширината на AXI данните. |
| Ширина на AXI адрес | Определя ширината на AXI адреса |
| Брой канали за четене | Опции за избор на необходимия брой канали за запис от падащото меню, вариращи от един канал до осем канала за запис. |
| Брой канали за запис | Опции за избор на необходимия брой канали за четене от падащото меню, вариращи от един канал до осем канала за четене. |
| AXI4_ИЗБОР | Опции за избор между AXI4_MASTER и AXI4_MIRRORED_SLAVE. |
| Арбитър интерфейс | Възможност за избор на шинен интерфейс. |
Входове и изходи Сигнали (задайте въпрос)
В таблицата по-долу са изброени входните и изходните портове на интерфейса DDR AXI4 Arbiter for Bus.
Таблица 2-2. Входни и изходни портове за Arbiter Bus Interface
| Сигнал Име | Посока | ширина | Описание |
| reset_i | Вход | — | Активен нисък асинхронен сигнал за нулиране към дизайна |
| sys_ckl_i | Вход | — | Системен часовник |
| ddr_ctrl_ready_i | Вход | — | Получава готов входен сигнал от DDR контролера |
| ARVALID_I_0 | Вход | — | Заявка за четене от канал за четене 0 |
| ARSIZE_I_0 | Вход | 8 бита | размер на пакета за четене от канал за четене 0 |
| ARADDR_I_0 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 0 |
| ARREADY_O_0 | Изход | — | Потвърждение от арбитър за заявка за четене от канал за четене 0 |
| RVALID_O_0 | Изход | — | Четене на валидни данни от канал за четене 0 |
| RDATA_O_0 | Изход | [AXI_DATA_WIDTH-1 : 0] | Прочетете данни от канал за четене 0 |
| RLAST_O_0 | Изход | — | Прочетете сигнала за края на рамката от канала за четене 0 |
| BUSER_O_r0 | Изход | — | Завършване на четене за четене на канал 0 |
| ARVALID_I_1 | Вход | — | Заявка за четене от канал за четене 1 |
| ARSIZE_I_1 | Вход | 8 бита | Размер на пакета за четене от канал за четене 1 |
| ARADDR_I_1 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 1 |
| ARREADY_O_1 | Изход | — | Потвърждение от арбитър за заявка за четене от канал за четене 1 |
| RVALID_O_1 | Изход | — | Четене на валидни данни от канал за четене 1 |
| RDATA_O_1 | Изход | [AXI_DATA_WIDTH-1 : 0] | Прочетете данни от канал за четене 1 |
| RLAST_O_1 | Изход | — | Прочетете сигнала за края на рамката от канала за четене 1 |
| BUSER_O_r1 | Изход | — | Завършване на четене за четене на канал 1 |
| ARVALID_I_2 | Вход | — | Заявка за четене от канал за четене 2 |
| ………..продължение | |||
| Сигнал Име | Посока | ширина | Описание |
| ARSIZE_I_2 | Вход | 8 бита | Размер на пакета за четене от канал за четене 2 |
| ARADDR_I_2 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 2 |
| ARREADY_O_2 | Изход | — | Потвърждение от арбитър за заявка за четене от канал за четене 2 |
| RVALID_O_2 | Изход | — | Четене на валидни данни от канал за четене 2 |
| RDATA_O_2 | Изход | [AXI_DATA_WIDTH-1 : 0] | Прочетете данни от канал за четене 2 |
| RLAST_O_2 | Изход | — | Прочетете сигнала за края на рамката от канала за четене 2 |
| BUSER_O_r2 | Изход | — | Завършване на четене за четене на канал 2 |
| ARVALID_I_3 | Вход | — | Заявка за четене от канал за четене 3 |
| ARSIZE_I_3 | Вход | 8 бита | Размер на пакета за четене от канал за четене 3 |
| ARADDR_I_3 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 3 |
| ARREADY_O_3 | Изход | — | Потвърждение от арбитър за заявка за четене от канал за четене 3 |
| RVALID_O_3 | Изход | — | Четене на валидни данни от канал за четене 3 |
| RDATA_O_3 | Изход | [AXI_DATA_WIDTH-1 : 0] | Прочетете данни от канал за четене 3 |
| RLAST_O_3 | Изход | — | Прочетете сигнала за края на рамката от канала за четене 3 |
| BUSER_O_r3 | Изход | — | Завършване на четене за четене на канал 3 |
| ARVALID_I_4 | Вход | — | Заявка за четене от канал за четене 4 |
| ARSIZE_I_4 | Вход | 8 бита | Размер на пакета за четене от канал за четене 4 |
| ARADDR_I_4 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 4 |
| ARREADY_O_4 | Изход | — | Потвърждение от арбитър за заявка за четене от канал за четене 4 |
| RVALID_O_4 | Изход | — | Четене на валидни данни от канал за четене 4 |
| RDATA_O_4 | Изход | [AXI_DATA_WIDTH-1 : 0] | Прочетете данни от канал за четене 4 |
| RLAST_O_4 | Изход | — | Прочетете сигнала за края на рамката от канала за четене 4 |
| BUSER_O_r4 | Изход | — | Завършване на четене за четене на канал 4 |
| ARVALID_I_5 | Вход | — | Заявка за четене от канал за четене 5 |
| ARSIZE_I_5 | Вход | 8 бита | Размер на пакета за четене от канал за четене 5 |
| ARADDR_I_5 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 5 |
| ARREADY_O_5 | Изход | — | Потвърждение от арбитър за заявка за четене от канал за четене 5 |
| RVALID_O_5 | Изход | — | Четене на валидни данни от канал за четене 5 |
| RDATA_O_5 | Изход | [AXI_DATA_WIDTH-1 : 0] | Прочетете данни от канал за четене 5 |
| RLAST_O_5 | Изход | — | Прочетете сигнала за края на рамката от канала за четене 5 |
| BUSER_O_r5 | Изход | — | Завършване на четене за четене на канал 5 |
| ARVALID_I_6 | Вход | — | Заявка за четене от канал за четене 6 |
| ARSIZE_I_6 | Вход | 8 бита | Размер на пакета за четене от канал за четене 6 |
| ARADDR_I_6 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 6 |
| ARREADY_O_6 | Изход | — | Потвърждение от арбитър за заявка за четене от канал за четене 6 |
| RVALID_O_6 | Изход | — | Четене на валидни данни от канал за четене 6 |
| RDATA_O_6 | Изход | [AXI_DATA_WIDTH-1 : 0] | Прочетете данни от канал за четене 6 |
| RLAST_O_6 | Изход | — | Прочетете сигнала за края на рамката от канала за четене 6 |
| ………..продължение | |||
| Сигнал Име | Посока | ширина | Описание |
| BUSER_O_r6 | Изход | — | Завършване на четене за четене на канал 6 |
| ARVALID_I_7 | Вход | — | Заявка за четене от канал за четене 7 |
| ARSIZE_I_7 | Вход | 8 бита | Размер на пакета за четене от канал за четене 7 |
| ARADDR_I_7 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 7 |
| ARREADY_O_7 | Изход | — | Потвърждение от арбитър за заявка за четене от канал за четене 7 |
| RVALID_O_7 | Изход | — | Четене на валидни данни от канал за четене 7 |
| RDATA_O_7 | Изход | [AXI_DATA_WIDTH-1 : 0] | Прочетете данни от канал за четене 7 |
| RLAST_O_7 | Изход | — | Прочетете сигнала за края на рамката от канала за четене 7 |
| BUSER_O_r7 | Изход | — | Завършване на четене за четене на канал 7 |
| AWSIZE_I_0 | Вход | 8 бита | Размер на пакета за запис за канал за запис 0 |
| WDATA_I_0 | Вход | [AXI_DATA_WIDTH-1:0] | Вход за видео данни за запис на канал 0 |
| WVALID_I_0 | Вход | — | Запишете данни, валидни за запис на канал 0 |
| AWVALID_I_0 | Вход | — | Заявка за писане от канал за писане 0 |
| AWADDR_I_0 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 0 |
| AWREADY_O_0 | Изход | — | Потвърждение от арбитър за заявка за запис от канал за запис 0 |
| BUSER_O_0 | Изход | — | Завършване на запис за запис на канал 0 |
| AWSIZE_I_1 | Вход | 8 бита | Размер на пакета за запис за канал за запис 1 |
| WDATA_I_1 | Вход | [AXI_DATA_WIDTH-1:0] | Вход за видео данни за запис на канал 1 |
| WVALID_I_1 | Вход | — | Запишете данни, валидни за запис на канал 1 |
| AWVALID_I_1 | Вход | — | Заявка за писане от канал за писане 1 |
| AWADDR_I_1 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 1 |
| AWREADY_O_1 | Изход | — | Потвърждение от арбитър за заявка за запис от канал за запис 1 |
| BUSER_O_1 | Изход | — | Завършване на запис за запис на канал 1 |
| AWSIZE_I_2 | Вход | 8 бита | Размер на пакета за запис за канал за запис 2 |
| WDATA_I_2 | Вход | [AXI_DATA_WIDTH-1:0] | Вход за видео данни за запис на канал 2 |
| WVALID_I_2 | Вход | — | Запишете данни, валидни за запис на канал 2 |
| AWVALID_I_2 | Вход | — | Заявка за писане от канал за писане 2 |
| AWADDR_I_2 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 2 |
| AWREADY_O_2 | Изход | — | Потвърждение от арбитър за заявка за запис от канал за запис 2 |
| BUSER_O_2 | Изход | — | Завършване на запис за запис на канал 2 |
| AWSIZE_I_3 | Вход | 8 бита | Размер на пакета за запис за канал за запис 3 |
| WDATA_I_3 | Вход | [AXI_DATA_WIDTH-1:0] | Вход за видео данни за запис на канал 3 |
| WVALID_I_3 | Вход | — | Запишете данни, валидни за запис на канал 3 |
| AWVALID_I_3 | Вход | — | Заявка за писане от канал за писане 3 |
| AWADDR_I_3 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 3 |
| AWREADY_O_3 | Изход | — | Потвърждение от арбитър за заявка за запис от канал за запис 3 |
| BUSER_O_3 | Изход | — | Завършване на запис за запис на канал 3 |
| AWSIZE_I_4 | Вход | 8 бита | Размер на пакета за запис за канал за запис 4 |
| ………..продължение | |||
| Сигнал Име | Посока | ширина | Описание |
| WDATA_I_4 | Вход | [AXI_DATA_WIDTH-1:0] | Вход за видео данни за запис на канал 4 |
| WVALID_I_4 | Вход | — | Запишете данни, валидни за запис на канал 4 |
| AWVALID_I_4 | Вход | — | Заявка за писане от канал за писане 4 |
| AWADDR_I_4 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 4 |
| AWREADY_O_4 | Изход | — | Потвърждение от арбитър за заявка за запис от канал за запис 4 |
| BUSER_O_4 | Изход | — | Завършване на запис за запис на канал 4 |
| AWSIZE_I_5 | Вход | 8 бита | Размер на пакета за запис за канал за запис 5 |
| WDATA_I_5 | Вход | [AXI_DATA_WIDTH-1:0] | Вход за видео данни за запис на канал 5 |
| WVALID_I_5 | Вход | — | Запишете данни, валидни за запис на канал 5 |
| AWVALID_I_5 | Вход | — | Заявка за писане от канал за писане 5 |
| AWADDR_I_5 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 5 |
| AWREADY_O_5 | Изход | — | Потвърждение от арбитър за заявка за запис от канал за запис 5 |
| BUSER_O_5 | Изход | — | Завършване на запис за запис на канал 5 |
| AWSIZE_I_6 | Вход | 8 бита | Размер на пакета за запис за канал за запис 6 |
| WDATA_I_6 | Вход | [AXI_DATA_WIDTH-1:0] | Вход за видео данни за запис на канал 6 |
| WVALID_I_6 | Вход | — | Запишете данни, валидни за запис на канал 6 |
| AWVALID_I_6 | Вход | — | Заявка за писане от канал за писане 6 |
| AWADDR_I_6 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 6 |
| AWREADY_O_6 | Изход | — | Потвърждение от арбитър за заявка за запис от канал за запис 6 |
| BUSER_O_6 | Изход | — | Завършване на запис за запис на канал 6 |
| AWSIZE_I_7 | Вход | 8 бита | Размер на пакета за запис от канал за запис 7 |
| WDATA_I_7 | Вход | [AXI_DATA_WIDTH-1:0] | Вход за видео данни за запис на канал 7 |
| WVALID_I_7 | Вход | — | Запишете данни, валидни за запис на канал 7 |
| AWVALID_I_7 | Вход | — | Напишете заявка от канал за писане 7 |
| AWADDR_I_7 | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извърши запис от канал за запис 7 |
| AWREADY_O_7 | Изход | — | Потвърждение от арбитър за заявка за запис от канал за запис 7 |
| BUSER_O_7 | Изход | — | Завършване на запис за запис на канал 7 |
Следващата таблица изброява входните и изходните портове на DDR AXI4 Arbiter за собствения интерфейс.
Таблица 2-3. Входни и изходни портове за Native Arbiter Interface
| Сигнал Име | Посока | ширина | Описание |
| reset_i | Вход | — | Активен нисък асинхронен сигнал за нулиране за проектиране |
| sys_clk_i | Вход | — | Системен часовник |
| ddr_ctrl_ready_i | Вход | — | Получава входния сигнал за готовност от DDR контролера |
| r0_req_i | Вход | — | Заявка за четене от инициатор 0 |
| r0_burst_size_i | Вход | 8 бита | Прочетете размера на пакета |
| r0_rstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 0 |
| r0_ack_o | Изход | — | Потвърждение от арбитър за четене на заявка от инициатор 0 |
| ………..продължение | |||
| Сигнал Име | Посока | ширина | Описание |
| r0_данни_валидни_o | Изход | — | Четене на валидни данни от канал за четене 0 |
| r0_done_o | Изход | — | Прочетете завършването до инициатор 0 |
| r1_req_i | Вход | — | Заявка за четене от инициатор 1 |
| r1_burst_size_i | Вход | 8 бита | Прочетете размера на пакета |
| r1_rstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 1 |
| r1_ack_o | Изход | — | Потвърждение от арбитър за четене на заявка от инициатор 1 |
| r1_данни_валидни_o | Изход | — | Четене на валидни данни от канал за четене 1 |
| r1_done_o | Изход | — | Прочетете завършването до инициатор 1 |
| r2_req_i | Вход | — | Заявка за четене от инициатор 2 |
| r2_burst_size_i | Вход | 8 бита | Прочетете размера на пакета |
| r2_rstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 2 |
| r2_ack_o | Изход | — | Потвърждение от арбитър за четене на заявка от инициатор 2 |
| r2_данни_валидни_o | Изход | — | Четене на валидни данни от канал за четене 2 |
| r2_done_o | Изход | — | Прочетете завършването до инициатор 2 |
| r3_req_i | Вход | — | Заявка за четене от инициатор 3 |
| r3_burst_size_i | Вход | 8 бита | Прочетете размера на пакета |
| r3_rstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 3 |
| r3_ack_o | Изход | — | Потвърждение от арбитър за четене на заявка от инициатор 3 |
| r3_данни_валидни_o | Изход | — | Четене на валидни данни от канал за четене 3 |
| r3_done_o | Изход | — | Прочетете завършването до инициатор 3 |
| r4_req_i | Вход | — | Заявка за четене от инициатор 4 |
| r4_burst_size_i | Вход | 8 бита | Прочетете размера на пакета |
| r4_rstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 4 |
| r4_ack_o | Изход | — | Потвърждение от арбитър за четене на заявка от инициатор 4 |
| r4_данни_валидни_o | Изход | — | Четене на валидни данни от канал за четене 4 |
| r4_done_o | Изход | — | Прочетете завършването до инициатор 4 |
| r5_req_i | Вход | — | Заявка за четене от инициатор 5 |
| r5_burst_size_i | Вход | 8 бита | Прочетете размера на пакета |
| r5_rstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 5 |
| r5_ack_o | Изход | — | Потвърждение от арбитър за четене на заявка от инициатор 5 |
| r5_данни_валидни_o | Изход | — | Четене на валидни данни от канал за четене 5 |
| r5_done_o | Изход | — | Прочетете завършването до инициатор 5 |
| r6_req_i | Вход | — | Заявка за четене от инициатор 6 |
| r6_burst_size_i | Вход | 8 бита | Прочетете размера на пакета |
| r6_rstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 6 |
| r6_ack_o | Изход | — | Потвърждение от арбитър за четене на заявка от инициатор 6 |
| r6_данни_валидни_o | Изход | — | Четене на валидни данни от канал за четене 6 |
| r6_done_o | Изход | — | Прочетете завършването до инициатор 6 |
| r7_req_i | Вход | — | Заявка за четене от инициатор 7 |
| r7_burst_size_i | Вход | 8 бита | Прочетете размера на пакета |
| ………..продължение | |||
| Сигнал Име | Посока | ширина | Описание |
| r7_rstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, откъдето трябва да започне четене за канал за четене 7 |
| r7_ack_o | Изход | — | Потвърждение от арбитър за четене на заявка от инициатор 7 |
| r7_данни_валидни_o | Изход | — | Четене на валидни данни от канал за четене 7 |
| r7_done_o | Изход | — | Прочетете завършването до инициатор 7 |
| rdata_o | Изход | [AXI_DATA_WIDTH – 1:0] | Извеждане на видео данни от канал за четене |
| w0_burst_size_i | Вход | 8 бита | Напишете размера на пакета |
| w0_данни_i | Вход | [AXI_DATA_WIDTH – 1:0] | Вход на видео данни за запис на канал 0 |
| w0_data_valid_i | Вход | — | Запишете данни, валидни за запис на канал 0 |
| w0_req_i | Вход | — | Напишете заявка от инициатор 0 |
| w0_wstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 0 |
| w0_ack_o | Изход | — | Потвърждение от арбитър за писане на заявка от инициатор 0 |
| w0_done_o | Изход | — | Записване на завършване на инициатор 0 |
| w1_burst_size_i | Вход | 8 бита | Напишете размера на пакета |
| w1_данни_i | Вход | [AXI_DATA_WIDTH – 1:0] | Вход на видео данни за запис на канал 1 |
| w1_data_valid_i | Вход | — | Запишете данни, валидни за запис на канал 1 |
| w1_req_i | Вход | — | Напишете заявка от инициатор 1 |
| w1_wstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 1 |
| w1_ack_o | Изход | — | Потвърждение от арбитър за писане на заявка от инициатор 1 |
| w1_done_o | Изход | — | Записване на завършване на инициатор 1 |
| w2_burst_size_i | Вход | 8 бита | Напишете размера на пакета |
| w2_данни_i | Вход | [AXI_DATA_WIDTH – 1:0] | Вход на видео данни за запис на канал 2 |
| w2_data_valid_i | Вход | — | Запишете данни, валидни за запис на канал 2 |
| w2_req_i | Вход | — | Напишете заявка от инициатор 2 |
| w2_wstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 2 |
| w2_ack_o | Изход | — | Потвърждение от арбитър за писане на заявка от инициатор 2 |
| w2_done_o | Изход | — | Записване на завършване на инициатор 2 |
| w3_burst_size_i | Вход | 8 бита | Напишете размера на пакета |
| w3_данни_i | Вход | [AXI_DATA_WIDTH – 1:0] | Вход на видео данни за запис на канал 3 |
| w3_data_valid_i | Вход | — | Запишете данни, валидни за запис на канал 3 |
| w3_req_i | Вход | — | Напишете заявка от инициатор 3 |
| w3_wstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 3 |
| w3_ack_o | Изход | — | Потвърждение от арбитър за писане на заявка от инициатор 3 |
| w3_done_o | Изход | — | Записване на завършване на инициатор 3 |
| w4_burst_size_i | Вход | 8 бита | Напишете размера на пакета |
| w4_данни_i | Вход | [AXI_DATA_WIDTH – 1:0] | Вход на видео данни за запис на канал 4 |
| w4_data_valid_i | Вход | — | Запишете данни, валидни за запис на канал 4 |
| w4_req_i | Вход | — | Напишете заявка от инициатор 4 |
| w4_wstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извърши запис от канал за запис 4 |
| ………..продължение | |||
| Сигнал Име | Посока | ширина | Описание |
| w4_ack_o | Изход | — | Потвърждение от арбитър за писане на заявка от инициатор 4 |
| w4_done_o | Изход | — | Записване на завършване на инициатор 4 |
| w5_burst_size_i | Вход | 8 бита | Напишете размера на пакета |
| w5_данни_i | Вход | [AXI_DATA_WIDTH – 1:0] | Вход на видео данни за запис на канал 5 |
| w5_data_valid_i | Вход | — | Запишете данни, валидни за запис на канал 5 |
| w5_req_i | Вход | — | Напишете заявка от инициатор 5 |
| w5_wstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 5 |
| w5_ack_o | Изход | — | Потвърждение от арбитър за писане на заявка от инициатор 5 |
| w5_done_o | Изход | — | Записване на завършване на инициатор 5 |
| w6_burst_size_i | Вход | 8 бита | Напишете размера на пакета |
| w6_данни_i | Вход | [AXI_DATA_WIDTH – 1:0] | Вход на видео данни за запис на канал 6 |
| w6_data_valid_i | Вход | — | Запишете данни, валидни за запис на канал 6 |
| w6_req_i | Вход | — | Напишете заявка от инициатор 6 |
| w6_wstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 6 |
| w6_ack_o | Изход | — | Потвърждение от арбитър за писане на заявка от инициатор 6 |
| w6_done_o | Изход | — | Записване на завършване на инициатор 6 |
| w7_burst_size_i | Вход | 8 бита | Напишете размера на пакета |
| w7_данни_i | Вход | [AXI_DATA_WIDTH – 1:0] | Вход на видео данни за запис на канал 7 |
| w7_data_valid_i | Вход | — | Запишете данни, валидни за запис на канал 7 |
| w7_req_i | Вход | — | Напишете заявка от инициатор 7 |
| w7_wstart_addr_i | Вход | [AXI_ADDR_WIDTH – 1:0] | DDR адрес, на който трябва да се извършва запис от канал за запис 7 |
| w7_ack_o | Изход | — | Потвърждение от арбитър за писане на заявка от инициатор 7 |
| w7_done_o | Изход | — | Записване на завършване на инициатор 7 |
| AXI I/F сигнали | |||
| Канал за четене на адреса | |||
| arid_o | Изход | [AXI_ID_WIDTH – 1:0] | Прочетете ID на адреса. Идентификация tag за прочетената адресна група от сигнали. |
| araddr_o | Изход | [AXI_ADDR_WIDTH – 1:0] | Прочетете адреса. Осигурява първоначалния адрес на пакетна транзакция за четене.
Предоставя се само началният адрес на импулса. |
| arlen_o | Изход | [7:0] | Дължина на взрива. Осигурява точния брой трансфери в пакет. Тази информация определя броя на трансферите на данни, свързани с адреса. |
| arsize_o | Изход | [2:0] | Размер на взрива. Размер на всеки трансфер в пакета. |
| arburst_o | Изход | [1:0] | Тип спукване. В съчетание с информацията за размера, подробно как се изчислява адресът за всеки трансфер в пакета.
Фиксиран на 2'b01 à Инкрементален адресен пакет. |
| arlock_o | Изход | [1:0] | Тип заключване. Предоставя допълнителна информация за атомните характеристики на трансфера.
Фиксиран до 2'b00 à нормален достъп. |
| ………..продължение | |||
| Сигнал Име | Посока | ширина | Описание |
| arcache_o | Изход | [3:0] | Тип кеш. Предоставя допълнителна информация за кеширащите характеристики на трансфера.
Фиксиран на 4'b0000 à Не може да се кешира и не може да се буферира. |
| arprot_o | Изход | [2:0] | Тип защита. Предоставя информация за защитната единица за транзакцията. Фиксиран до 3'b000 à Нормален, защитен достъп до данни. |
| arvalid_o | Изход | — | Прочетеният адрес е валиден. Когато е ВИСОКО, прочетеният адрес и контролната информация са валидни и остават високи, докато сигналът за потвърждение на адреса вече е висок.
1 = Адресът и контролната информация са валидни 0 = Адресът и контролната информация не са валидни |
| arready_o | Вход | — | Прочетете адреса готов. Целта е готова да приеме адрес и свързаните контролни сигнали.
1 = целта е готова 0 = целта не е готова |
| Прочетете канала за данни | |||
| отървавам се | Вход | [AXI_ID_WIDTH – 1:0] | Прочетете ID tag. документ за самоличност tag на прочетената група данни от сигнали. Стойността на rid се генерира от целта и трябва да съответства на стойността на rid на прочетената транзакция, на която отговаря. |
| rdata | Вход | [AXI_DATA_WIDTH – 1:0] | Прочетете данни |
| респ | Вход | [1:0] | Прочетете отговора.
Състоянието на прочетения трансфер. Допустимите отговори са OKAY, EXOKAY, SLVERR и DECERR. |
| rlast | Вход | — | Прочетете последно.
Последно прехвърляне в пакет за четене. |
| rвалиден | Вход | — | Прочетете валидно. Необходимите данни за четене са налични и прехвърлянето на четене може да завърши.
1 = налични данни за четене 0 = данните за четене не са налични |
| готов | Изход | — | Прочетете готово. Инициаторът може да приеме прочетените данни и информацията за отговор.
1= готов инициатор 0 = инициаторът не е готов |
| Напишете адресен канал | |||
| awid | Изход | [AXI_ID_WIDTH – 1:0] | Напишете ID на адреса. Идентификация tag за групата адреси за запис на сигнали. |
| awaddr | Изход | [AXI_ADDR_WIDTH – 1:0] | Напиши адрес. Предоставя адреса на първия трансфер в пакетна транзакция за запис. Свързаните контролни сигнали се използват за определяне на адресите на оставащите трансфери в пакета. |
| шило | Изход | [7:0] | Дължина на взрива. Осигурява точния брой трансфери в пакет. Тази информация определя броя на трансферите на данни, свързани с адреса. |
| awsize | Изход | [2:0] | Размер на взрива. Размер на всеки трансфер в пакета. Светкавиците на байтовете показват точно кои байтове да се актуализират. |
| избухване | Изход | [1:0] | Тип спукване. В съчетание с информацията за размера, подробно как се изчислява адресът за всеки трансфер в пакета.
Фиксиран на 2'b01 à Инкрементален адресен пакет. |
| ………..продължение | |||
| Сигнал Име | Посока | ширина | Описание |
| закачалка | Изход | [1:0] | Тип заключване. Предоставя допълнителна информация за атомните характеристики на трансфера.
Фиксиран до 2'b00 à нормален достъп. |
| awcache | Изход | [3:0] | Тип кеш. Показва атрибутите за буфериране, кеширане, записване, обратно записване и разпределяне на транзакцията.
Фиксиран на 4'b0000 à Не може да се кешира и не може да се буферира. |
| awprot | Изход | [2:0] | Тип защита. Показва нормалното, привилегированото или защитеното ниво на защита на транзакцията и дали транзакцията е достъп до данни или достъп до инструкции. Фиксиран до 3'b000 à Нормален, защитен достъп до данни. |
| невалиден | Изход | — | Напишете валиден адрес. Показва, че са налични валиден адрес за запис и контролна информация.
1 = налична информация за адрес и контрол 0 = адресът и контролната информация не са налични. Адресът и контролната информация остават стабилни, докато сигналът за потвърждение на адреса, готов, стане ВИСОКО. |
| вече | Вход | — | Напишете адреса готов. Показва, че целта е готова да приеме адрес и свързаните контролни сигнали.
1 = целта е готова 0 = целта не е готова |
| Записване на канал за данни | |||
| wdata | Изход | [AXI_DATA_WIDTH – 1:0] | Запишете данни |
| wstrb | Изход | [AXI_DATA_WIDTH – 8:0] | Пишете светкавици. Този сигнал показва кои ленти за байтове да се актуализират в паметта. Има един строб за запис за всеки осем бита от шината за данни за запис. |
| wlast | Изход | — | Пиши последно. Последно прехвърляне в пакет за запис. |
| wвалиден | Изход | — | Пиши валидно. Налични са валидни данни за запис и светкавици. 1 = запис на данни и налични светкавици
0 = запис на данни и стробоскопи не са налични |
| готов | Вход | — | Пишете готови. Target може да приеме данните за запис. 1 = целта е готова
0 = целта не е готова |
| Канал за отговор на писане | |||
| оферта | Вход | [AXI_ID_WIDTH – 1:0] | ID на отговора. Идентификацията tag на писмения отговор. Стойността на офертата трябва да съответства на стойността awid на записващата транзакция, на която целта отговаря. |
| бресп | Вход | [1:0] | Напишете отговор. Състояние на транзакцията за запис. Допустимите отговори са OKAY, EXOKAY, SLVERR и DECERR. |
| bвалид | Вход | — | Напишете валиден отговор. Наличен е валиден отговор за писане. 1 = наличен отговор за писане
0 = отговорът за запис не е наличен |
| хлебен | Изход | — | Готов отговор. Инициаторът може да приеме информацията за отговор.
1 = инициаторът е готов 0 = инициаторът не е готов |
Времеви диаграми (задайте въпрос)
Този раздел обсъжда времевите диаграми на DDR_AXI4_Arbiter. Следващите фигури показват връзката на входовете за заявка за четене и запис, начален адрес на паметта, входове за запис от външния инициатор, потвърждение за четене или запис и входове за завършване на четене или запис, дадени от арбитъра.
Фигура 3-1. Времева диаграма за сигнали, използвани при писане/четене през AXI4 интерфейс
Testbench (задайте въпрос)
Единна тестова стенда се използва за проверка и тестване на DDR_AXI4_Arbiter, наречена като потребителска тестова стенда. Testbench е предоставен за проверка на функционалността на DDR_AXI4_Arbiter IP. Този тестов стенд работи само за два канала за четене и два канала за запис с конфигурация на шинен интерфейс.
Симулация (задайте въпрос)
Следните стъпки описват как да симулирате ядрото с помощта на тестовия стенд:
- Отворете раздела Libero® SoC Catalog, разгънете Solutions-Video, щракнете двукратно върху DDR_AXI4_Arbiter и след това щракнете върху OK. Документацията, свързана с IP, е посочена под Документация. Важно: Ако не виждате раздела Каталог, преминете към View > Меню Windows и щракнете върху Каталог, за да го направите видимо.
Фигура 4-1. DDR_AXI4_Arbiter IP Core в каталога на Libero SoC
Появява се прозорецът за създаване на компонент, както е показано по-долу. Натиснете OK. Уверете се, че името е DDR_AXI4_ARBITER_PF_C0.
Фигура 4-2. Създаване на компонент
Конфигурирайте IP за 2 канала за четене, 2 канала за запис и изберете Bus Interface, както е показано на следващата фигура, и щракнете върху OK, за да генерирате IP.
Фигура 4-3. Конфигурация
В раздела „Стимул йерархия“ изберете тестовия стенд (DDR_AXI4_ARBITER_PF_tb.v), щракнете с десния бутон и след това щракнете върху „Симулиране на предварително синтезиран дизайн“ > „Отвори интерактивно“.
Важно: Ако не виждате раздела Йерархия на стимулите, преминете към View > Меню Windows и щракнете върху Йерархия на стимулите, за да го направите видимо.
Фигура 4-4. Симулиране на дизайна преди синтеза
ModelSim се отваря с тестовия стенд file, както е показано на следващата фигура.
Фигура 4-5. Прозорец за симулация на ModelSim
Важно: Ако симулацията бъде прекъсната поради ограничението за време на изпълнение, посочено в .do file, използвайте командата run -all, за да завършите симулацията.
История на редакциите (задайте въпрос)
Историята на ревизиите описва промените, които са въведени в документа. Промените са изброени по редакция, започвайки с най-актуалната публикация.
Таблица 5-1. История на ревизиите
| Ревизия | Дата | Описание |
| A | 04/2023 | Следва списъкът с промени в ревизия А на документа:
• Мигрира документа към шаблона на Microchip. • Актуализиран номерът на документа до DS00004976A от 50200950. • Добавено 4. Тестова стенда. |
| 2.0 | — | Следва списъкът с промените във версия 2.0 на документа:
• Добавено Фигура 1-2. • Добавено Таблица 2-2. • Актуализирани са имената на някои имена на входни и изходни сигнали в Таблица 2-2. |
| 1.0 | — | Първоначално издание. |
Поддръжка на Microchip FPGA (задайте въпрос)
Продуктовата група Microchip FPGA подкрепя своите продукти с различни услуги за поддръжка, включително обслужване на клиенти, център за техническа поддръжка на клиенти, webсайт и търговски офиси по целия свят. Препоръчва се на клиентите да посетят онлайн ресурсите на Microchip, преди да се свържат с поддръжката, тъй като е много вероятно техните запитвания вече да са получили отговор. Свържете се с Центъра за техническа поддръжка чрез webсайт на адрес www.microchip.com/support. Споменете номера на частта на FPGA устройството, изберете подходящата категория на случая и качете дизайна files докато създавате случай за техническа поддръжка. Свържете се с отдела за обслужване на клиенти за нетехническа продуктова поддръжка, като например ценообразуване на продукти, надстройки на продукти, актуализирана информация, статус на поръчка и оторизация.
- От Северна Америка се обадете на 800.262.1060
- От останалата част на света се обадете на 650.318.4460
- Факс, от всяка точка на света, 650.318.8044
Информация за микрочип (задайте въпрос)
Микрочипът Webсайт (задайте въпрос)
Microchip предоставя онлайн поддръжка чрез нашата webсайт при www.microchip.com/. Това webсайтът се използва за направа fileи информация, лесно достъпна за клиентите. Част от наличното съдържание включва:
- Продуктова поддръжка – Таблици с данни и грешки, бележки за приложението и sampфайлови програми, ресурси за проектиране, ръководства за потребителя и документи за хардуерна поддръжка, най-новите версии на софтуера и архивиран софтуер
- Обща техническа поддръжка – Често задавани въпроси (ЧЗВ), заявки за техническа поддръжка, онлайн дискусионни групи, списък с членове на партньорската програма за дизайн на Microchip
- Бизнесът на Microchip – Ръководства за избор на продукти и поръчки, най-новите прессъобщения на Microchip, списък на семинари и събития, списъци на търговски офиси, дистрибутори и представители на фабрики на Microchip
Услуга за уведомяване за промяна на продукта (задайте въпрос)
Услугата на Microchip за уведомяване за промяна на продукта помага на клиентите да бъдат информирани за продуктите на Microchip. Абонатите ще получават известия по имейл всеки път, когато има промени, актуализации, ревизии или грешки, свързани с определена група продукти или инструмент за разработка, които представляват интерес. За да се регистрирате, отидете на www.microchip.com/pcn и следвайте инструкциите за регистрация.
Поддръжка на клиенти (задайте въпрос)
Потребителите на продукти на Microchip могат да получат помощ по няколко канала:
- Дистрибутор или представител
- Местен офис за продажби
- Инженер по вградени решения (ESE)
- Техническа поддръжка
Клиентите трябва да се свържат със своя дистрибутор, представител или ESE за поддръжка. Местните офиси за продажби също са на разположение, за да помогнат на клиентите. В този документ е включен списък с търговски офиси и местоположения. Техническата поддръжка е достъпна чрез webсайт на: www.microchip.com/support.
Microchip разработва функция за защита на кода (задайте въпрос)
Обърнете внимание на следните подробности за функцията за защита на кода на продуктите на Microchip:
- Продуктите на Microchip отговарят на спецификациите, съдържащи се в техния конкретен лист с данни на Microchip.
- Microchip вярва, че семейството му от продукти е безопасно, когато се използва по предвидения начин, в рамките на работните спецификации и при нормални условия.
- Microchip цени и агресивно защитава своите права на интелектуална собственост. Опитите за нарушаване на функциите за защита на кода на продукта на Microchip са строго забранени и могат да нарушат Закона за авторското право в цифровото хилядолетие.
- Нито Microchip, нито друг производител на полупроводници може да гарантира сигурността на своя код. Защитата на кода не означава, че ние гарантираме, че продуктът е „нечуплив“. Защитата на кода непрекъснато се развива. Microchip се ангажира непрекъснато да подобрява функциите за защита на кода на нашите продукти.
Правна информация (задайте въпрос)
Тази публикация и информацията тук могат да се използват само с продукти на Microchip, включително за проектиране, тестване и интегриране на продукти на Microchip с вашето приложение. Използването на тази информация по друг начин нарушава тези условия. Информация относно приложенията на устройството се предоставя само за ваше удобство и може да бъде заменена от актуализации. Ваша е отговорността да гарантирате, че вашето приложение отговаря на вашите спецификации. Свържете се с местния търговски офис на Microchip за допълнителна поддръжка или получете допълнителна поддръжка на адрес www.microchip.com/en-us/support/design-help/ услуги за поддръжка на клиенти. ТАЗИ ИНФОРМАЦИЯ СЕ ПРЕДОСТАВЯ ОТ MICROCHIP „КАКТО Е“. MICROCHIP НЕ ПРЕДСТАВЛЯВА НИКАКВИ ИЗЯВЛЕНИЯ ИЛИ ГАРАНЦИИ, ИЗРИЧНИ ИЛИ КОСВЕНИ, ПИСМЕНИ ИЛИ УСТНИ, ЗАКОНОВИ ИЛИ ДРУГИ, СВЪРЗАНИ С ИНФОРМАЦИЯТА, ВКЛЮЧИТЕЛНО НО НЕ САМО КОСВЕНИ ГАРАНЦИИ ЗА НЕНАРУШЕНИЕ, ПРОДАВАЕМОСТ И ГОДНОСТ ESS ЗА ОПРЕДЕЛЕНА ЦЕЛ ИЛИ ГАРАНЦИИ СВЪРЗАНИ С НЕГОВОТО СЪСТОЯНИЕ, КАЧЕСТВО ИЛИ ЕФЕКТИВНОСТ. В НИКАКЪВ СЛУЧАЙ МИКРОЧИП НЯМА ДА НОСИ ОТГОВОРНОСТ ЗА НИКАКВИ НЕПРЯКИ, СПЕЦИАЛНИ, НАКАЗАТЕЛНИ, СЛУЧАЙНИ ИЛИ ПОСЛЕДВАЩИ ЗАГУБИ, ЩЕТИ, РАЗХОДИ ИЛИ РАЗХОДИ, КАКВОТО И ДА Е СВЪРЗАНО С ИНФОРМАЦИЯТА ИЛИ НЕЙНОТО ИЗПОЛЗВАНЕ, ДОРИ АКО МИКРОЧИП ИМА ПРЕДУПРЕЖДЕНИЕ ВЪЗМОЖНОСТТА ИЛИ ЩЕТИТЕ СА ПРЕДВИДИМИ? В НАЙ-ПЪЛНАТА СТЕПЕН, ПОЗВОЛЕНА ОТ ЗАКОНА, ПЪЛНАТА ОТГОВОРНОСТ НА MICROCHIP ПО ВСИЧКИ ИСКОВЕ, СВЪРЗАНИ ПО КАКЪВТО И ДА Е НАЧИН С ИНФОРМАЦИЯТА ИЛИ ИЗПОЛЗВАНЕТО ѝ, НЯМА ДА НАДВИШАВА БРОЯ ТАКСИ, АКО ИМА ТАКИВА, КОИТО СТЕ ПЛАТИЛИ ДИРЕКТНО НА MICROCHIP ЗА ИНФОРМАЦИЯТА. Използването на устройства Microchip в животоподдържащи и/или безопасни приложения е изцяло на риск на купувача и купувачът се съгласява да защитава, обезщетява и предпазва Microchip от всякакви щети, искове, дела или разходи, произтичащи от такава употреба. Никакви лицензи не се предават, имплицитно или по друг начин, съгласно правата на интелектуална собственост на Microchip, освен ако не е посочено друго.
Търговски марки (задайте въпрос)
Името и логото на Microchip, логото на Microchip, Adaptec, AVR, логото на AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi лого, MOST, MOST лого, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 лого, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST лого, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron и XMEGA са регистрирани търговски марки на Microchip Technology Incorporated в САЩ и други страни. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime и ZL са регистрирани търговски марки на Microchip Technology Incorporated в САЩ Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching , BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligent Paralleling, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX , RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect и ZENA са търговски марки на Microchip Technology Incorporated в САЩ и други страни. SQTP е марка за услуги на Microchip Technology Incorporated в САЩ. Логото на Adaptec, Frequency on Demand, Silicon Storage Technology и Symmcom са регистрирани търговски марки на Microchip Technology Inc. в други страни. GestIC е регистрирана търговска марка на Microchip Technology Germany II GmbH & Co. KG, дъщерно дружество на Microchip Technology Inc., в други страни. Всички останали търговски марки, споменати тук, са собственост на съответните им компании. © 2023, Microchip Technology Incorporated и нейните дъщерни дружества. Всички права запазени.
ISBN: 978-1-6683-2302-1 Система за управление на качеството (задайте въпрос) За информация относно системите за управление на качеството на Microchip, моля посетете www.microchip.com/качество.
Световни продажби и обслужване
| АМЕРИКИ | АЗИЯ/ТИХИЯ ОКЕАН | АЗИЯ/ТИХИЯ ОКЕАН | ЕВРОПА |
| Корпоративен офис
2355 West Chandler Blvd. Чандлър, AZ 85224-6199 Тел: 480-792-7200 факс: 480-792-7277 Техническа поддръжка: www.microchip.com/support Web адрес: www.microchip.com Атланта Дулут, Джорджия Тел: 678-957-9614 факс: 678-957-1455 Остин, Тексас Тел: 512-257-3370 Бостън Уестбъро, Масачузетс Тел: 774-760-0087 факс: 774-760-0088 Чикаго Итаска, Илинойс Тел: 630-285-0071 факс: 630-285-0075 Далас Адисън, Тексас Тел: 972-818-7423 факс: 972-818-2924 Детройт Нови, Мичиган Тел: 248-848-4000 Хюстън, Тексас Тел: 281-894-5983 Индианаполис Noblesville, IN Тел: 317-773-8323 факс: 317-773-5453 Тел: 317-536-2380 Лос Анджелис Мисия Виехо, Калифорния Тел.: 949-462-9523 факс: 949-462-9608 Тел: 951-273-7800 Роли, Северна Каролина Тел: 919-844-7510 Ню Йорк, Ню Йорк Тел: 631-435-6000 Сан Хосе, Калифорния Тел: 408-735-9110 Тел: 408-436-4270 Канада – Торонто Тел: 905-695-1980 факс: 905-695-2078 |
Австралия – Сидни
Тел.: 61-2-9868-6733 Китай – Пекин Тел.: 86-10-8569-7000 Китай – Ченгду Тел.: 86-28-8665-5511 Китай – Чунцин Тел.: 86-23-8980-9588 Китай – Дунгуан Тел.: 86-769-8702-9880 Китай – Гуанджоу Тел.: 86-20-8755-8029 Китай – Ханджоу Тел.: 86-571-8792-8115 Китай – САР Хонконг Тел: 852-2943-5100 Китай – Нанкин Тел.: 86-25-8473-2460 Китай – Циндао Тел.: 86-532-8502-7355 Китай – Шанхай Тел.: 86-21-3326-8000 Китай – Шенян Тел.: 86-24-2334-2829 Китай – Шенжен Тел.: 86-755-8864-2200 Китай – Суджоу Тел.: 86-186-6233-1526 Китай – Ухан Тел.: 86-27-5980-5300 Китай – Сиан Тел.: 86-29-8833-7252 Китай – Ксиамен Тел: 86-592-2388138 Китай – Джухай Тел: 86-756-3210040 |
Индия – Бангалор
Тел.: 91-80-3090-4444 Индия – Ню Делхи Тел.: 91-11-4160-8631 Индия - Пуна Тел.: 91-20-4121-0141 Япония – Осака Тел.: 81-6-6152-7160 Япония – Токио Тел: 81-3-6880-3770 Корея – Тегу Тел.: 82-53-744-4301 Корея – Сеул Тел.: 82-2-554-7200 Малайзия - Куала Лумпур Тел.: 60-3-7651-7906 Малайзия – Пенанг Тел.: 60-4-227-8870 Филипини – Манила Тел.: 63-2-634-9065 Сингапур Тел: 65-6334-8870 Тайван – Хсин Чу Тел.: 886-3-577-8366 Тайван – Гаосюн Тел.: 886-7-213-7830 Тайван – Тайпе Тел.: 886-2-2508-8600 Тайланд – Банкок Тел.: 66-2-694-1351 Виетнам – Хо Ши Мин Тел.: 84-28-5448-2100 |
Австрия – Велс
Тел.: 43-7242-2244-39 Факс: 43-7242-2244-393 Дания – Копенхаген Тел: 45-4485-5910 Факс: 45-4485-2829 Финландия – Еспоо Тел.: 358-9-4520-820 Франция – Париж Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Германия – Гархинг Тел: 49-8931-9700 Германия – Хаан Тел: 49-2129-3766400 Германия – Хайлброн Тел: 49-7131-72400 Германия – Карлсруе Тел: 49-721-625370 Германия – Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Германия – Розенхайм Тел.: 49-8031-354-560 Израел – Раанана Тел.: 972-9-744-7705 Италия – Милано Тел: 39-0331-742611 Факс: 39-0331-466781 Италия – Падуа Тел: 39-049-7625286 Холандия – Drunen Тел: 31-416-690399 Факс: 31-416-690340 Норвегия – Трондхайм Тел: 47-72884388 Полша – Варшава Тел: 48-22-3325737 Румъния – Букурещ Tel: 40-21-407-87-50 Испания - Мадрид Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швеция – Гьотенберг Tel: 46-31-704-60-40 Швеция – Стокхолм Тел.: 46-8-5090-4654 Великобритания – Уокингам Тел.: 44-118-921-5800 Факс: 44-118-921-5820 |
© 2023 Microchip Technology Inc. и нейните дъщерни дружества
Документи / Ресурси
 |
Арбитър MICROCHIP DDR AXI4 [pdf] Ръководство за потребителя DDR AXI4 Арбитър, DDR AXI4, Арбитър |
