MICROCHIP DDR AXI4 Árbitro
Introducción: El estándar del protocolo AXI4-Stream utiliza la terminología Maestro y Esclavo. La terminología de Microchip equivalente utilizada en este documento es Iniciador y Destino, respectivamente.
Resumen: La siguiente tabla proporciona un resumen de las características del DDR AXI4 Arbiter.
| Característica | Valor |
|---|---|
| Versión principal | Árbitro DDR AXI4 v2.2 |
| Familias de dispositivos compatibles | – |
| Licencias de flujo de herramientas admitidas | – |
Características: DDR AXI4 Arbiter tiene las siguientes características clave:
- El núcleo IP debe instalarse en el catálogo de IP del software Libero SoC.
- El núcleo se configura, genera y crea una instancia dentro de la herramienta SmartDesign para su inclusión en la lista de proyectos de Libero.
Utilización y rendimiento del dispositivo:
| Detalles del dispositivo | Familia | Dispositivo | Recursos | Rendimiento (MHz) |
|---|---|---|---|---|
| LUT DFF RAM LSRAM SRAM Bloques matemáticos Chip Globals | fuego polar | MPF300T-1 | 5411 4202 | 266 |
Descripción funcional
Descripción funcional: Esta sección describe los detalles de implementación de DDR_AXI4_Arbiter. La siguiente figura muestra el diagrama de distribución de pines de nivel superior del DDR AXI4 Arbiter.
DDR_AXI4_Arbiter Parámetros y señales de interfaz
Configuración:
Los ajustes de configuración para DDR_AXI4_Arbiter no se especifican en este documento.
Señales de Entradas y Salidas:
Las señales de entrada y salida para DDR_AXI4_Arbiter no se especifican en este documento.
Diagramas de tiempo
Los diagramas de tiempo para DDR_AXI4_Arbiter no se especifican en este documento.
Banco de pruebas
Simulación:
Los detalles de la simulación para DDR_AXI4_Arbiter no se especifican en este documento.
Historial de revisiones
El historial de revisiones de DDR_AXI4_Arbiter no se especifica en este documento.
Compatibilidad con microchips FPGA
La información de soporte de Microchip FPGA para DDR_AXI4_Arbiter no se especifica en este documento.
Instrucciones de uso del producto
- Instale DDR AXI4 Arbiter v2.2 en el catálogo de IP del software Libero SoC.
- Configure, genere y cree una instancia del núcleo dentro de la herramienta SmartDesign para incluirlo en la lista de proyectos de Libero.
Introducción (Hacer una pregunta)
Los recuerdos son una parte integral de cualquier aplicación típica de vídeo y gráficos. Se utilizan para almacenar en búfer fotogramas de vídeo completos cuando la memoria local de la FPGA es insuficiente para contener el fotograma completo. Cuando hay múltiples lecturas y escrituras de cuadros de video en DDR, se requerirá un árbitro para arbitrar entre múltiples solicitudes. El DDR AXI4 Arbiter IP proporciona 8 canales de escritura para escribir buffers de fotogramas en la memoria DDR externa y 8 canales de lectura para leer fotogramas desde la memoria externa. El arbitraje se basa en el orden de llegada. Si se producen dos solicitudes simultáneamente, el canal con el número de canal más bajo tendrá prioridad. El árbitro se conecta a la IP del controlador DDR a través de la interfaz AXI4. El árbitro DDR AXI4 proporciona una interfaz de iniciador AXI4 para los controladores en chip DDR. El árbitro admite hasta ocho canales de escritura y ocho canales de lectura. El bloque arbitra entre ocho canales de lectura para proporcionar acceso al canal de lectura AXI por orden de llegada. El bloque arbitra entre ocho canales de escritura para proporcionar acceso al canal de escritura AXI por orden de llegada. Los ocho canales de lectura y escritura tienen la misma prioridad. La interfaz AXI4 Initiator del Arbiter IP se puede configurar para varios anchos de datos que van desde 64 bits hasta 512 bits.
Importante: El estándar del protocolo AXI4-Stream utiliza la terminología "Maestro" y "Esclavo". La terminología de Microchip equivalente utilizada en este documento es Iniciador y Destino, respectivamente.
Resumen (haga una pregunta)
La siguiente tabla proporciona un resumen de las características del DDR AXI4 Arbiter.
Tabla 1. Características del árbitro DDR AXI4
Este documento se aplica a DDR AXI4 Arbiter v2.2.
- SoC PolarFire®
- fuego polar
- RTG4™
- IGlú® 2
- SmartFusion® 2
Requiere Libero® SoC v12.3 o versiones posteriores. La IP se puede utilizar en modo RTL sin ninguna licencia. Para obtener más información, consulte DDR_AXI4_Arbiter.
Características (haga una pregunta)
DDR AXI4 Arbiter tiene las siguientes características clave:
- Ocho canales de escritura
- Ocho canales de lectura
- Interfaz AXI4 para controlador DDR
- Ancho AXI4 configurable: 64, 128, 256 y 512 bits
- Ancho de dirección configurable: 32 a 64 bits
Implementación de IP Core en Libero® Design Suite (Hacer una pregunta)
El núcleo IP debe instalarse en el catálogo de IP del software Libero SoC. Esto se instala automáticamente a través de la función de actualización del catálogo de IP en el software Libero SoC, o el núcleo de IP se descarga manualmente desde el catálogo. Una vez que el núcleo IP está instalado en el catálogo de IP del software Libero SoC, el núcleo se configura, genera y crea una instancia dentro de la herramienta SmartDesign para su inclusión en la lista de proyectos Libero.
Utilización y rendimiento del dispositivo (haga una pregunta)
La siguiente tabla enumera la utilización del dispositivo utilizada para DDR_AXI4_Arbiter.
Tabla 2. DDR_AXI4_Utilización del árbitro
| Dispositivo Detalles | Recursos | Rendimiento (MHz) | RAM | Bloques matemáticos | Chip Globales | |||
| Familia | Dispositivo | Tablas de consulta (LUT) | DFF | LSRAM | µSRAM | |||
| SoC PolarFire® | MPFS250T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| fuego polar | MPF300T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| SmartFusion® 2 | M2S150-1 | 5546 | 4309 | 192 | 15 | 1 | 0 | 0 |
Importante:
- Los datos de la tabla anterior se capturan utilizando configuraciones típicas de síntesis y diseño. La IP está configurada para ocho canales de escritura, ocho canales de lectura, un ancho de dirección de 32 bits y un ancho de datos de 512 bits.
- El reloj está limitado a 200 MHz mientras se ejecuta el análisis de tiempo para lograr los números de rendimiento.
Descripción funcional (haga una pregunta)
Esta sección describe los detalles de implementación de DDR_AXI4_Arbiter. La siguiente figura muestra el diagrama de distribución de pines de nivel superior del DDR AXI4 Arbiter. Figura 1-1. Diagrama de bloques de distribución de pines de nivel superior para la interfaz de árbitro nativo
La siguiente figura muestra el diagrama de bloques a nivel de sistema de DDR_AXI4_Arbiter en modo de interfaz de bus. Figura 1-2. Diagrama de bloques a nivel de sistema de DDR_AXI4_Arbiter
Una transacción de lectura se activa al establecer la señal de entrada r(x)_req_i alta en un canal de lectura en particular. El árbitro responde mediante reconocimiento cuando está listo para atender la solicitud de lectura. Entonces esampguarda la dirección AXI inicial y lee el tamaño de ráfaga que ingresa desde el iniciador externo. El canal procesa las entradas y genera las transacciones AXI necesarias para leer datos de la memoria DDR. La salida de datos leídos del árbitro es común a todos los canales de lectura. Durante la lectura de datos, los datos leídos válidos del canal correspondiente aumentan. El final de la transacción de lectura se indica mediante una señal de lectura realizada cuando se envían todos los bytes solicitados. De manera similar a una transacción de lectura, una transacción de escritura se activa estableciendo la señal de entrada w(x)_req_i en alto. Junto con la señal de solicitud, durante la solicitud se deben proporcionar la dirección de inicio de escritura y la longitud de la ráfaga. Cuando el árbitro está disponible para atender la solicitud escrita, responde enviando una señal de acuse de recibo en el canal correspondiente. Luego, el usuario debe proporcionar los datos de escritura junto con la señal de datos válidos en el canal. El número de relojes del período alto válido de datos debe coincidir con la longitud de la ráfaga. El árbitro completa la operación de escritura y establece la señal de escritura realizada en alto, lo que indica la finalización de la transacción de escritura.
DDR_AXI4_Arbiter Parámetros y señales de interfaz (Haga una pregunta)
Esta sección analiza los parámetros en el configurador GUI DDR_AXI4_Arbiter y las señales de E/S.
2.1 Ajustes de configuración (Haga una pregunta)
La siguiente tabla enumera la descripción de los parámetros de configuración utilizados en la implementación de hardware de DDR_AXI4_Arbiter. Estos son parámetros genéricos y pueden variar según los requisitos de la aplicación.
Tabla 2-1. Parámetro de configuración
| Señal Nombre | Descripción |
| Ancho de identificación AXI | Define el ancho de ID de AXI. |
| Ancho de datos AXI | Define el ancho de los datos AXI. |
| Ancho de dirección AXI | Define el ancho de la dirección AXI. |
| Número de canales de lectura | Opciones para seleccionar el número requerido de canales de escritura en el menú desplegable que van desde un canal hasta ocho canales de escritura. |
| Número de canales de escritura | Opciones para seleccionar el número requerido de canales de lectura en el menú desplegable que van desde un canal hasta ocho canales de lectura. |
| AXI4_SELECCION | Opciones para seleccionar entre AXI4_MASTER y AXI4_MIRRORED_SLAVE. |
| Interfaz de árbitro | Opción de seleccionar la interfaz del bus. |
Señales de Entradas y Salidas (Haga una Pregunta)
La siguiente tabla enumera los puertos de entrada y salida de la interfaz DDR AXI4 Arbiter for Bus.
Tabla 2-2. Puertos de entrada y salida para la interfaz de bus Arbiter
| Señal Nombre | Dirección | Ancho | Descripción |
| restablecer_i | Aporte | — | Señal de reinicio asincrónica baja activa para diseñar |
| sys_ckl_i | Aporte | — | Reloj del sistema |
| ddr_ctrl_ready_i | Aporte | — | Recibe la señal de entrada listo del controlador DDR |
| ARVALID_I_0 | Aporte | — | Solicitud de lectura del canal de lectura 0 |
| ARSIZE_I_0 | Aporte | 8 bits | leer el tamaño de ráfaga del canal de lectura 0 |
| ARADDR_I_0 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 0 |
| ARREADY_O_0 | Producción | — | Reconocimiento del árbitro para leer la solicitud del canal de lectura 0 |
| RVALID_O_0 | Producción | — | Leer datos válidos desde el canal de lectura 0 |
| RDATA_O_0 | Producción | [AXI_DATA_WIDTH-1: 0] | Leer datos del canal de lectura 0 |
| RLAST_O_0 | Producción | — | Leer la señal de fin de cuadro del canal de lectura 0 |
| BUSER_O_r0 | Producción | — | Finalización de lectura para leer el canal 0 |
| ARVALID_I_1 | Aporte | — | Solicitud de lectura del canal de lectura 1 |
| ARSIZE_I_1 | Aporte | 8 bits | Tamaño de ráfaga de lectura del canal de lectura 1 |
| ARADDR_I_1 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 1 |
| ARREADY_O_1 | Producción | — | Reconocimiento del árbitro para leer la solicitud del canal de lectura 1 |
| RVALID_O_1 | Producción | — | Leer datos válidos desde el canal de lectura 1 |
| RDATA_O_1 | Producción | [AXI_DATA_WIDTH-1: 0] | Leer datos del canal de lectura 1 |
| RLAST_O_1 | Producción | — | Leer la señal de fin de cuadro del canal de lectura 1 |
| BUSER_O_r1 | Producción | — | Finalización de lectura para leer el canal 1 |
| ARVALID_I_2 | Aporte | — | Solicitud de lectura del canal de lectura 2 |
| ………..continuado | |||
| Señal Nombre | Dirección | Ancho | Descripción |
| ARSIZE_I_2 | Aporte | 8 bits | Tamaño de ráfaga de lectura del canal de lectura 2 |
| ARADDR_I_2 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 2 |
| ARREADY_O_2 | Producción | — | Reconocimiento del árbitro para leer la solicitud del canal de lectura 2 |
| RVALID_O_2 | Producción | — | Leer datos válidos desde el canal de lectura 2 |
| RDATA_O_2 | Producción | [AXI_DATA_WIDTH-1: 0] | Leer datos del canal de lectura 2 |
| RLAST_O_2 | Producción | — | Leer la señal de fin de cuadro del canal de lectura 2 |
| BUSER_O_r2 | Producción | — | Finalización de lectura para leer el canal 2 |
| ARVALID_I_3 | Aporte | — | Solicitud de lectura del canal de lectura 3 |
| ARSIZE_I_3 | Aporte | 8 bits | Tamaño de ráfaga de lectura del canal de lectura 3 |
| ARADDR_I_3 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 3 |
| ARREADY_O_3 | Producción | — | Reconocimiento del árbitro para leer la solicitud del canal de lectura 3 |
| RVALID_O_3 | Producción | — | Leer datos válidos desde el canal de lectura 3 |
| RDATA_O_3 | Producción | [AXI_DATA_WIDTH-1: 0] | Leer datos del canal de lectura 3 |
| RLAST_O_3 | Producción | — | Leer la señal de fin de cuadro del canal de lectura 3 |
| BUSER_O_r3 | Producción | — | Finalización de lectura para leer el canal 3 |
| ARVALID_I_4 | Aporte | — | Solicitud de lectura del canal de lectura 4 |
| ARSIZE_I_4 | Aporte | 8 bits | Tamaño de ráfaga de lectura del canal de lectura 4 |
| ARADDR_I_4 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 4 |
| ARREADY_O_4 | Producción | — | Reconocimiento del árbitro para leer la solicitud del canal de lectura 4 |
| RVALID_O_4 | Producción | — | Leer datos válidos desde el canal de lectura 4 |
| RDATA_O_4 | Producción | [AXI_DATA_WIDTH-1: 0] | Leer datos del canal de lectura 4 |
| RLAST_O_4 | Producción | — | Leer la señal de fin de cuadro del canal de lectura 4 |
| BUSER_O_r4 | Producción | — | Finalización de lectura para leer el canal 4 |
| ARVALID_I_5 | Aporte | — | Solicitud de lectura del canal de lectura 5 |
| ARSIZE_I_5 | Aporte | 8 bits | Tamaño de ráfaga de lectura del canal de lectura 5 |
| ARADDR_I_5 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 5 |
| ARREADY_O_5 | Producción | — | Reconocimiento del árbitro para leer la solicitud del canal de lectura 5 |
| RVALID_O_5 | Producción | — | Leer datos válidos desde el canal de lectura 5 |
| RDATA_O_5 | Producción | [AXI_DATA_WIDTH-1: 0] | Leer datos del canal de lectura 5 |
| RLAST_O_5 | Producción | — | Leer la señal de fin de cuadro del canal de lectura 5 |
| BUSER_O_r5 | Producción | — | Finalización de lectura para leer el canal 5 |
| ARVALID_I_6 | Aporte | — | Solicitud de lectura del canal de lectura 6 |
| ARSIZE_I_6 | Aporte | 8 bits | Tamaño de ráfaga de lectura del canal de lectura 6 |
| ARADDR_I_6 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 6 |
| ARREADY_O_6 | Producción | — | Reconocimiento del árbitro para leer la solicitud del canal de lectura 6 |
| RVALID_O_6 | Producción | — | Leer datos válidos desde el canal de lectura 6 |
| RDATA_O_6 | Producción | [AXI_DATA_WIDTH-1: 0] | Leer datos del canal de lectura 6 |
| RLAST_O_6 | Producción | — | Leer la señal de fin de cuadro del canal de lectura 6 |
| ………..continuado | |||
| Señal Nombre | Dirección | Ancho | Descripción |
| BUSER_O_r6 | Producción | — | Finalización de lectura para leer el canal 6 |
| ARVALID_I_7 | Aporte | — | Solicitud de lectura del canal de lectura 7 |
| ARSIZE_I_7 | Aporte | 8 bits | Tamaño de ráfaga de lectura del canal de lectura 7 |
| ARADDR_I_7 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 7 |
| ARREADY_O_7 | Producción | — | Reconocimiento del árbitro para leer la solicitud del canal de lectura 7 |
| RVALID_O_7 | Producción | — | Leer datos válidos desde el canal de lectura 7 |
| RDATA_O_7 | Producción | [AXI_DATA_WIDTH-1: 0] | Leer datos del canal de lectura 7 |
| RLAST_O_7 | Producción | — | Leer la señal de fin de cuadro del canal de lectura 7 |
| BUSER_O_r7 | Producción | — | Finalización de lectura para leer el canal 7 |
| AWSIZE_I_0 | Aporte | 8 bits | Tamaño de ráfaga de escritura para el canal de escritura 0 |
| WDATA_I_0 | Aporte | [AXI_DATA_WIDTH-1:0] | Datos de vídeo Entrada para escribir canal 0 |
| WVALID_I_0 | Aporte | — | Escribir datos válidos para escribir canal 0 |
| AWVALID_I_0 | Aporte | — | Solicitud de escritura desde el canal de escritura 0 |
| AWADDR_I_0 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 0 |
| AWREADY_O_0 | Producción | — | Reconocimiento del árbitro para escribir la solicitud desde el canal de escritura 0 |
| BUSER_O_0 | Producción | — | Escritura completada para escribir el canal 0 |
| AWSIZE_I_1 | Aporte | 8 bits | Tamaño de ráfaga de escritura para el canal de escritura 1 |
| WDATA_I_1 | Aporte | [AXI_DATA_WIDTH-1:0] | Datos de vídeo Entrada para escribir canal 1 |
| WVALID_I_1 | Aporte | — | Escribir datos válidos para escribir canal 1 |
| AWVALID_I_1 | Aporte | — | Solicitud de escritura desde el canal de escritura 1 |
| AWADDR_I_1 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 1 |
| AWREADY_O_1 | Producción | — | Reconocimiento del árbitro para escribir la solicitud desde el canal de escritura 1 |
| BUSER_O_1 | Producción | — | Escritura completada para escribir el canal 1 |
| AWSIZE_I_2 | Aporte | 8 bits | Tamaño de ráfaga de escritura para el canal de escritura 2 |
| WDATA_I_2 | Aporte | [AXI_DATA_WIDTH-1:0] | Datos de vídeo Entrada para escribir canal 2 |
| WVALID_I_2 | Aporte | — | Escribir datos válidos para escribir canal 2 |
| AWVALID_I_2 | Aporte | — | Solicitud de escritura desde el canal de escritura 2 |
| AWADDR_I_2 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 2 |
| AWREADY_O_2 | Producción | — | Reconocimiento del árbitro para escribir la solicitud desde el canal de escritura 2 |
| BUSER_O_2 | Producción | — | Escritura completada para escribir el canal 2 |
| AWSIZE_I_3 | Aporte | 8 bits | Tamaño de ráfaga de escritura para el canal de escritura 3 |
| WDATA_I_3 | Aporte | [AXI_DATA_WIDTH-1:0] | Datos de vídeo Entrada para escribir canal 3 |
| WVALID_I_3 | Aporte | — | Escribir datos válidos para escribir canal 3 |
| AWVALID_I_3 | Aporte | — | Solicitud de escritura desde el canal de escritura 3 |
| AWADDR_I_3 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 3 |
| AWREADY_O_3 | Producción | — | Reconocimiento del árbitro para escribir la solicitud desde el canal de escritura 3 |
| BUSER_O_3 | Producción | — | Escritura completada para escribir el canal 3 |
| AWSIZE_I_4 | Aporte | 8 bits | Tamaño de ráfaga de escritura para el canal de escritura 4 |
| ………..continuado | |||
| Señal Nombre | Dirección | Ancho | Descripción |
| WDATA_I_4 | Aporte | [AXI_DATA_WIDTH-1:0] | Datos de vídeo Entrada para escribir canal 4 |
| WVALID_I_4 | Aporte | — | Escribir datos válidos para escribir canal 4 |
| AWVALID_I_4 | Aporte | — | Solicitud de escritura desde el canal de escritura 4 |
| AWADDR_I_4 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 4 |
| AWREADY_O_4 | Producción | — | Reconocimiento del árbitro para escribir la solicitud desde el canal de escritura 4 |
| BUSER_O_4 | Producción | — | Escritura completada para escribir el canal 4 |
| AWSIZE_I_5 | Aporte | 8 bits | Tamaño de ráfaga de escritura para el canal de escritura 5 |
| WDATA_I_5 | Aporte | [AXI_DATA_WIDTH-1:0] | Datos de vídeo Entrada para escribir canal 5 |
| WVALID_I_5 | Aporte | — | Escribir datos válidos para escribir canal 5 |
| AWVALID_I_5 | Aporte | — | Solicitud de escritura desde el canal de escritura 5 |
| AWADDR_I_5 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 5 |
| AWREADY_O_5 | Producción | — | Reconocimiento del árbitro para escribir la solicitud desde el canal de escritura 5 |
| BUSER_O_5 | Producción | — | Escritura completada para escribir el canal 5 |
| AWSIZE_I_6 | Aporte | 8 bits | Tamaño de ráfaga de escritura para el canal de escritura 6 |
| WDATA_I_6 | Aporte | [AXI_DATA_WIDTH-1:0] | Datos de vídeo Entrada para escribir canal 6 |
| WVALID_I_6 | Aporte | — | Escribir datos válidos para escribir canal 6 |
| AWVALID_I_6 | Aporte | — | Solicitud de escritura desde el canal de escritura 6 |
| AWADDR_I_6 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 6 |
| AWREADY_O_6 | Producción | — | Reconocimiento del árbitro para escribir la solicitud desde el canal de escritura 6 |
| BUSER_O_6 | Producción | — | Escritura completada para escribir el canal 6 |
| AWSIZE_I_7 | Aporte | 8 bits | Tamaño de ráfaga de escritura desde el canal de escritura 7 |
| WDATA_I_7 | Aporte | [AXI_DATA_WIDTH-1:0] | Datos de vídeo Entrada para escribir canal 7 |
| WVALID_I_7 | Aporte | — | Escribir datos válidos para escribir canal 7 |
| AWVALID_I_7 | Aporte | — | Escribe una solicitud desde el canal de escritura 7. |
| AWADDR_I_7 | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 7 |
| AWREADY_O_7 | Producción | — | Reconocimiento del árbitro para escribir la solicitud desde el canal de escritura 7 |
| BUSER_O_7 | Producción | — | Escritura completada para escribir el canal 7 |
La siguiente tabla enumera los puertos de entrada y salida del DDR AXI4 Arbiter para la interfaz nativa.
Tabla 2-3. Puertos de entrada y salida para interfaz de árbitro nativo
| Señal Nombre | Dirección | Ancho | Descripción |
| restablecer_i | Aporte | — | Señal de restablecimiento asíncrono bajo activo para diseñar |
| sys_clk_i | Aporte | — | Reloj del sistema |
| ddr_ctrl_ready_i | Aporte | — | Recibe la señal de entrada listo del controlador DDR |
| r0_req_i | Aporte | — | Solicitud de lectura del iniciador 0 |
| r0_burst_size_i | Aporte | 8 bits | Leer tamaño de ráfaga |
| r0_rstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 0 |
| r0_ack_o | Producción | — | Reconocimiento del árbitro para leer la solicitud del iniciador 0 |
| ………..continuado | |||
| Señal Nombre | Dirección | Ancho | Descripción |
| r0_data_valid_o | Producción | — | Leer datos válidos desde el canal de lectura 0 |
| r0_done_o | Producción | — | Leer finalización al iniciador 0 |
| r1_req_i | Aporte | — | Solicitud de lectura del iniciador 1 |
| r1_burst_size_i | Aporte | 8 bits | Leer tamaño de ráfaga |
| r1_rstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 1 |
| r1_ack_o | Producción | — | Reconocimiento del árbitro para leer la solicitud del iniciador 1 |
| r1_data_valid_o | Producción | — | Leer datos válidos desde el canal de lectura 1 |
| r1_done_o | Producción | — | Leer finalización al iniciador 1 |
| r2_req_i | Aporte | — | Solicitud de lectura del iniciador 2 |
| r2_burst_size_i | Aporte | 8 bits | Leer tamaño de ráfaga |
| r2_rstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 2 |
| r2_ack_o | Producción | — | Reconocimiento del árbitro para leer la solicitud del iniciador 2 |
| r2_data_valid_o | Producción | — | Leer datos válidos desde el canal de lectura 2 |
| r2_done_o | Producción | — | Leer finalización al iniciador 2 |
| r3_req_i | Aporte | — | Solicitud de lectura del iniciador 3 |
| r3_burst_size_i | Aporte | 8 bits | Leer tamaño de ráfaga |
| r3_rstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 3 |
| r3_ack_o | Producción | — | Reconocimiento del árbitro para leer la solicitud del iniciador 3 |
| r3_data_valid_o | Producción | — | Leer datos válidos desde el canal de lectura 3 |
| r3_done_o | Producción | — | Leer finalización al iniciador 3 |
| r4_req_i | Aporte | — | Solicitud de lectura del iniciador 4 |
| r4_burst_size_i | Aporte | 8 bits | Leer tamaño de ráfaga |
| r4_rstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 4 |
| r4_ack_o | Producción | — | Reconocimiento del árbitro para leer la solicitud del iniciador 4 |
| r4_data_valid_o | Producción | — | Leer datos válidos desde el canal de lectura 4 |
| r4_done_o | Producción | — | Leer finalización al iniciador 4 |
| r5_req_i | Aporte | — | Solicitud de lectura del iniciador 5 |
| r5_burst_size_i | Aporte | 8 bits | Leer tamaño de ráfaga |
| r5_rstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 5 |
| r5_ack_o | Producción | — | Reconocimiento del árbitro para leer la solicitud del iniciador 5 |
| r5_data_valid_o | Producción | — | Leer datos válidos desde el canal de lectura 5 |
| r5_done_o | Producción | — | Leer finalización al iniciador 5 |
| r6_req_i | Aporte | — | Solicitud de lectura del iniciador 6 |
| r6_burst_size_i | Aporte | 8 bits | Leer tamaño de ráfaga |
| r6_rstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 6 |
| r6_ack_o | Producción | — | Reconocimiento del árbitro para leer la solicitud del iniciador 6 |
| r6_data_valid_o | Producción | — | Leer datos válidos desde el canal de lectura 6 |
| r6_done_o | Producción | — | Leer finalización al iniciador 6 |
| r7_req_i | Aporte | — | Solicitud de lectura del iniciador 7 |
| r7_burst_size_i | Aporte | 8 bits | Leer tamaño de ráfaga |
| ………..continuado | |||
| Señal Nombre | Dirección | Ancho | Descripción |
| r7_rstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR desde donde debe iniciarse la lectura para el canal de lectura 7 |
| r7_ack_o | Producción | — | Reconocimiento del árbitro para leer la solicitud del iniciador 7 |
| r7_data_valid_o | Producción | — | Leer datos válidos desde el canal de lectura 7 |
| r7_done_o | Producción | — | Leer finalización al iniciador 7 |
| rdata_o | Producción | [AXI_DATA_WIDTH – 1:0] | Salida de datos de vídeo desde el canal de lectura |
| w0_burst_size_i | Aporte | 8 bits | Tamaño de ráfaga de escritura |
| w0_datos_i | Aporte | [AXI_DATA_WIDTH – 1:0] | Entrada de datos de vídeo para escribir el canal 0. |
| w0_data_valid_i | Aporte | — | Escribir datos válidos para escribir canal 0 |
| w0_req_i | Aporte | — | Solicitud de escritura del iniciador 0 |
| w0_wstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 0 |
| w0_ack_o | Producción | — | Acuse de recibo del árbitro para escribir la solicitud del iniciador 0 |
| w0_done_o | Producción | — | Escritura completada al iniciador 0 |
| w1_burst_size_i | Aporte | 8 bits | Tamaño de ráfaga de escritura |
| w1_datos_i | Aporte | [AXI_DATA_WIDTH – 1:0] | Entrada de datos de vídeo para escribir el canal 1. |
| w1_data_valid_i | Aporte | — | Escribir datos válidos para escribir canal 1 |
| w1_req_i | Aporte | — | Solicitud de escritura del iniciador 1 |
| w1_wstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 1 |
| w1_ack_o | Producción | — | Acuse de recibo del árbitro para escribir la solicitud del iniciador 1 |
| w1_done_o | Producción | — | Escritura completada al iniciador 1 |
| w2_burst_size_i | Aporte | 8 bits | Tamaño de ráfaga de escritura |
| w2_datos_i | Aporte | [AXI_DATA_WIDTH – 1:0] | Entrada de datos de vídeo para escribir el canal 2. |
| w2_data_valid_i | Aporte | — | Escribir datos válidos para escribir canal 2 |
| w2_req_i | Aporte | — | Solicitud de escritura del iniciador 2 |
| w2_wstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 2 |
| w2_ack_o | Producción | — | Acuse de recibo del árbitro para escribir la solicitud del iniciador 2 |
| w2_done_o | Producción | — | Escritura completada al iniciador 2 |
| w3_burst_size_i | Aporte | 8 bits | Tamaño de ráfaga de escritura |
| w3_datos_i | Aporte | [AXI_DATA_WIDTH – 1:0] | Entrada de datos de vídeo para escribir el canal 3. |
| w3_data_valid_i | Aporte | — | Escribir datos válidos para escribir canal 3 |
| w3_req_i | Aporte | — | Solicitud de escritura del iniciador 3 |
| w3_wstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 3 |
| w3_ack_o | Producción | — | Acuse de recibo del árbitro para escribir la solicitud del iniciador 3 |
| w3_done_o | Producción | — | Escritura completada al iniciador 3 |
| w4_burst_size_i | Aporte | 8 bits | Tamaño de ráfaga de escritura |
| w4_datos_i | Aporte | [AXI_DATA_WIDTH – 1:0] | Entrada de datos de vídeo para escribir el canal 4. |
| w4_data_valid_i | Aporte | — | Escribir datos válidos para escribir canal 4 |
| w4_req_i | Aporte | — | Solicitud de escritura del iniciador 4 |
| w4_wstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 4 |
| ………..continuado | |||
| Señal Nombre | Dirección | Ancho | Descripción |
| w4_ack_o | Producción | — | Acuse de recibo del árbitro para escribir la solicitud del iniciador 4 |
| w4_done_o | Producción | — | Escritura completada al iniciador 4 |
| w5_burst_size_i | Aporte | 8 bits | Tamaño de ráfaga de escritura |
| w5_datos_i | Aporte | [AXI_DATA_WIDTH – 1:0] | Entrada de datos de vídeo para escribir el canal 5. |
| w5_data_valid_i | Aporte | — | Escribir datos válidos para escribir canal 5 |
| w5_req_i | Aporte | — | Solicitud de escritura del iniciador 5 |
| w5_wstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 5 |
| w5_ack_o | Producción | — | Acuse de recibo del árbitro para escribir la solicitud del iniciador 5 |
| w5_done_o | Producción | — | Escritura completada al iniciador 5 |
| w6_burst_size_i | Aporte | 8 bits | Tamaño de ráfaga de escritura |
| w6_datos_i | Aporte | [AXI_DATA_WIDTH – 1:0] | Entrada de datos de vídeo para escribir el canal 6. |
| w6_data_valid_i | Aporte | — | Escribir datos válidos para escribir canal 6 |
| w6_req_i | Aporte | — | Solicitud de escritura del iniciador 6 |
| w6_wstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 6 |
| w6_ack_o | Producción | — | Acuse de recibo del árbitro para escribir la solicitud del iniciador 6 |
| w6_done_o | Producción | — | Escritura completada al iniciador 6 |
| w7_burst_size_i | Aporte | 8 bits | Tamaño de ráfaga de escritura |
| w7_datos_i | Aporte | [AXI_DATA_WIDTH – 1:0] | Entrada de datos de vídeo para escribir el canal 7. |
| w7_data_valid_i | Aporte | — | Escribir datos válidos para escribir canal 7 |
| w7_req_i | Aporte | — | Solicitud de escritura del iniciador 7 |
| w7_wstart_addr_i | Aporte | [AXI_ADDR_WIDTH – 1:0] | Dirección DDR en la que se debe escribir desde el canal de escritura 7 |
| w7_ack_o | Producción | — | Acuse de recibo del árbitro para escribir la solicitud del iniciador 7 |
| w7_done_o | Producción | — | Escritura completada al iniciador 7 |
| Señales I/F AXI | |||
| Leer canal de dirección | |||
| árido_o | Producción | [AXI_ID_WIDTH – 1:0] | Leer ID de dirección. Identificación tag para el grupo de señales de dirección de lectura. |
| araddr_o | Producción | [AXI_ADDR_WIDTH – 1:0] | Leer dirección. Proporciona la dirección inicial de una transacción de ráfaga de lectura.
Sólo se proporciona la dirección inicial de la ráfaga. |
| arlen_o | Producción | [7:0] | Longitud de ráfaga. Proporciona el número exacto de transferencias en una ráfaga. Esta información determina el número de transferencias de datos asociadas con la dirección. |
| arsize_o | Producción | [2:0] | Tamaño de ráfaga. Tamaño de cada transferencia en la ráfaga. |
| arburst_o | Producción | [1:0] | Tipo de ráfaga. Junto con la información del tamaño, detalla cómo se calcula la dirección para cada transferencia dentro de la ráfaga.
Corregido en 2'b01 à ráfaga de dirección incremental. |
| arlock_o | Producción | [1:0] | Tipo de bloqueo. Proporciona información adicional sobre las características atómicas de la transferencia.
Fijo a 2'b00 à Acceso Normal. |
| ………..continuado | |||
| Señal Nombre | Dirección | Ancho | Descripción |
| arcache_o | Producción | [3:0] | Tipo de caché. Proporciona información adicional sobre las características almacenables en caché de la transferencia.
Corregido en 4'b0000 à No almacenable en caché ni almacenado en búfer. |
| arprot_o | Producción | [2:0] | Tipo de protección. Proporciona información de la unidad de protección para la transacción. Fijado en 3'b000 à Acceso a datos normal y seguro. |
| arvalid_o | Producción | — | Leer dirección válida. Cuando es ALTO, la dirección de lectura y la información de control son válidas y permanecen altas hasta que la señal de reconocimiento de dirección ya esté alta.
1 = Dirección e información de control válidas 0 = Dirección e información de control no válidas |
| ya_o | Aporte | — | Leer dirección lista. El objetivo está listo para aceptar una dirección y señales de control asociadas.
1 = objetivo listo 0 = objetivo no listo |
| Leer canal de datos | |||
| deshacerse | Aporte | [AXI_ID_WIDTH – 1:0] | Leer identificación tag. IDENTIFICACIÓN tag del grupo de señales de datos leídos. El valor de eliminación lo genera el objetivo y debe coincidir con el valor de eliminación de la transacción de lectura a la que responde. |
| rdata | Aporte | [AXI_DATA_WIDTH – 1:0] | Leer datos |
| resp | Aporte | [1:0] | Leer respuesta.
El estado de la transferencia de lectura. Las respuestas permitidas son OKAY, EXOKAY, SLVERR y DECERR. |
| último | Aporte | — | Leer último.
Última transferencia en una ráfaga de lectura. |
| válido | Aporte | — | Leer válido. Los datos de lectura requeridos están disponibles y la transferencia de lectura puede completarse.
1 = leer datos disponibles 0 = leer datos no disponibles |
| listo | Producción | — | Leer listo. El iniciador puede aceptar los datos leídos y la información de respuesta.
1= iniciador listo 0 = iniciador no listo |
| Escribir dirección de canal | |||
| ancho | Producción | [AXI_ID_WIDTH – 1:0] | Escriba la identificación de la dirección. Identificación tag para el grupo de señales de dirección de escritura. |
| awaddr | Producción | [AXI_ADDR_WIDTH – 1:0] | Escribir dirección. Proporciona la dirección de la primera transferencia en una transacción de escritura en ráfaga. Las señales de control asociadas se utilizan para determinar las direcciones de las transferencias restantes en la ráfaga. |
| awlen | Producción | [7:0] | Longitud de ráfaga. Proporciona el número exacto de transferencias en una ráfaga. Esta información determina el número de transferencias de datos asociadas con la dirección. |
| tamaño | Producción | [2:0] | Tamaño de ráfaga. Tamaño de cada transferencia en la ráfaga. Las luces estroboscópicas de los carriles de bytes indican exactamente qué carriles de bytes actualizar. |
| estallido de terror | Producción | [1:0] | Tipo de ráfaga. Junto con la información del tamaño, detalla cómo se calcula la dirección para cada transferencia dentro de la ráfaga.
Corregido en 2'b01 à ráfaga de dirección incremental. |
| ………..continuado | |||
| Señal Nombre | Dirección | Ancho | Descripción |
| maldito | Producción | [1:0] | Tipo de bloqueo. Proporciona información adicional sobre las características atómicas de la transferencia.
Fijo a 2'b00 à Acceso Normal. |
| caché | Producción | [3:0] | Tipo de caché. Indica los atributos de almacenamiento en búfer, almacenamiento en caché, escritura directa, reescritura y asignación de la transacción.
Corregido en 4'b0000 à No almacenable en caché ni almacenado en búfer. |
| awprot | Producción | [2:0] | Tipo de protección. Indica el nivel de protección normal, privilegiado o seguro de la transacción y si la transacción es un acceso a datos o un acceso a instrucciones. Fijado en 3'b000 à Acceso a datos normal y seguro. |
| inválido | Producción | — | Escribir dirección válida. Indica que hay disponibles direcciones de escritura válidas e información de control.
1 = información de dirección y control disponible 0 = dirección e información de control no disponibles. La dirección y la información de control permanecen estables hasta que la señal de reconocimiento de dirección ya pasa a nivel ALTO. |
| ya | Aporte | — | Escriba la dirección lista. Indica que el objetivo está listo para aceptar una dirección y señales de control asociadas.
1 = objetivo listo 0 = objetivo no listo |
| Escribir canal de datos | |||
| wdatos | Producción | [AXI_DATA_WIDTH – 1:0] | Escribir datos |
| wstrb | Producción | [AXI_DATA_WIDTH – 8:0] | Escribe luces estroboscópicas. Esta señal indica qué carriles de bytes actualizar en la memoria. Hay una luz estroboscópica de escritura por cada ocho bits del bus de datos de escritura. |
| último | Producción | — | Escribe al final. Última transferencia en una ráfaga de escritura. |
| válido | Producción | — | Escribe válido. Hay disponibles datos de escritura válidos y luces estroboscópicas. 1 = escribir datos y luces estroboscópicas disponibles
0 = escribir datos y luces estroboscópicas no disponibles |
| listo | Aporte | — | Escribe listo. Target puede aceptar los datos de escritura. 1 = objetivo listo
0 = objetivo no listo |
| Escribir canal de respuesta | |||
| licitación | Aporte | [AXI_ID_WIDTH – 1:0] | ID de respuesta. La identificacion tag de la respuesta de escritura. El valor de la oferta debe coincidir con el valor awid de la transacción de escritura a la que responde el objetivo. |
| bresp | Aporte | [1:0] | Escribe respuesta. Estado de la transacción de escritura. Las respuestas permitidas son OKAY, EXOKAY, SLVERR y DECERR. |
| bválido | Aporte | — | Escribir respuesta válida. Hay una respuesta de escritura válida disponible. 1 = escribir respuesta disponible
0 = escribir respuesta no disponible |
| Bready | Producción | — | Respuesta lista. El iniciador puede aceptar la información de respuesta.
1 = iniciador listo 0 = iniciador no listo |
Diagramas de tiempo (haga una pregunta)
Esta sección analiza los diagramas de tiempo DDR_AXI4_Arbiter. Las siguientes figuras muestran la conexión de las entradas de solicitud de lectura y escritura, la dirección de memoria inicial, las entradas de escritura del iniciador externo, el reconocimiento de lectura o escritura y las entradas de finalización de lectura o escritura proporcionadas por el árbitro.
Figura 3-1. Diagrama de tiempo para señales utilizadas en escritura/lectura a través de la interfaz AXI4
banco de pruebas (hacer una pregunta)
Se utiliza un banco de pruebas unificado para verificar y probar DDR_AXI4_Arbiter llamado banco de pruebas de usuario. Se proporciona Testbench para comprobar la funcionalidad de la IP DDR_AXI4_Arbiter. Este banco de pruebas funciona solo para dos canales de lectura y dos canales de escritura con configuración de interfaz de bus.
Simulación (Hacer una pregunta)
Los siguientes pasos describen cómo simular el núcleo utilizando el banco de pruebas:
- Abra la pestaña Catálogo Libero® SoC, expanda Soluciones-Video, haga doble clic en DDR_AXI4_Arbiter y luego haga clic en Aceptar. La documentación asociada con la IP se enumera en Documentación. Importante: Si no ve la pestaña Catálogo, navegue hasta View > Menú de Windows y haga clic en Catálogo para hacerlo visible.
Figura 4-1. DDR_AXI4_Arbiter IP Core en el catálogo de Libero SoC
La ventana Crear componente aparece como se muestra a continuación. Haga clic en Aceptar. Asegúrese de que el nombre sea DDR_AXI4_ARBITER_PF_C0.
Figura 4-2. Crear componente
Configure la IP para 2 canales de lectura, 2 canales de escritura y seleccione Interfaz de bus como se muestra en la siguiente figura y haga clic en Aceptar para generar la IP.
Figura 4-3. Configuración
En la pestaña Jerarquía de estímulos, seleccione el banco de pruebas (DDR_AXI4_ARBITER_PF_tb.v), haga clic derecho y luego haga clic en Simular diseño previo al sintetizador > Abrir de forma interactiva.
Importante: Si no ve la pestaña Jerarquía de estímulos, vaya a View > Menú de Windows y haga clic en Jerarquía de estímulos para que sea visible.
Figura 4-4. Simulación del diseño previo a la síntesis
ModelSim se abre con el banco de pruebas file, como se muestra en la siguiente figura.
Figura 4-5. Ventana de simulación de ModelSim
Importante: Si la simulación se interrumpe debido al límite de tiempo de ejecución especificado en el .do file, use el comando run -all para completar la simulación.
Historial de revisiones (hacer una pregunta)
El historial de revisiones describe los cambios que se implementaron en el documento. Los cambios se enumeran por revisión, comenzando con la publicación más reciente.
Tabla 5-1. Historial de revisiones
| Revisión | Fecha | Descripción |
| A | 04/2023 | La siguiente es la lista de cambios en la revisión A del documento:
• Migré el documento a la plantilla Microchip. • Se actualizó el número de documento a DS00004976A de 50200950. • Agregado 4. Banco de pruebas. |
| 2.0 | — | La siguiente es la lista de cambios en la revisión 2.0 del documento:
• Agregado Figura 1-2. • Agregado Tabla 2-2. • Se actualizaron los nombres de algunas señales de entrada y salida en Tabla 2-2. |
| 1.0 | — | Lanzamiento inicial. |
Compatibilidad con FPGA de Microchip (haga una pregunta)
El grupo de productos FPGA de Microchip respalda sus productos con varios servicios de soporte, incluido el Servicio al cliente, el Centro de soporte técnico al cliente, un websitio y oficinas de ventas en todo el mundo. Se sugiere a los clientes que visiten los recursos en línea de Microchip antes de ponerse en contacto con el soporte, ya que es muy probable que sus consultas ya hayan sido respondidas. Comuníquese con el Centro de Soporte Técnico a través del websitio en www.microchip.com/support. Mencione el número de pieza del dispositivo FPGA, seleccione la categoría de caso adecuada y cargue el diseño. files mientras crea un caso de soporte técnico. Comuníquese con el Servicio de atención al cliente para obtener asistencia no técnica sobre el producto, como precios de productos, actualizaciones de productos, información actualizada, estado del pedido y autorización.
- Desde América del Norte, llame al 800.262.1060
- Desde el resto del mundo, llame al 650.318.4460
- Fax, desde cualquier parte del mundo, 650.318.8044
Información del microchip (haga una pregunta)
el microchip Websitio (haga una pregunta)
Microchip ofrece soporte en línea a través de nuestro websitio en www.microchip.com/. Este webEl sitio se utiliza para hacer files e información fácilmente accesibles para los clientes. Algunos de los contenidos disponibles incluyen:
- Soporte de producto – Hojas de datos y erratas, notas de aplicación y sampprogramas de archivos, recursos de diseño, guías de usuario y documentos de soporte de hardware, últimas versiones de software y software archivado
- Soporte técnico general – Preguntas frecuentes (FAQ), solicitudes de soporte técnico, grupos de discusión en línea, lista de miembros del programa de socios de diseño de Microchip
- Negocios de Microchip – Guías para realizar pedidos y selección de productos, comunicados de prensa más recientes de Microchip, una lista de seminarios y eventos, listas de oficinas de ventas, distribuidores y representantes de fábrica de Microchip.
Servicio de notificación de cambio de producto (haga una pregunta)
El servicio de notificación de cambios de productos de Microchip ayuda a mantener a los clientes actualizados sobre los productos de Microchip. Los suscriptores recibirán notificaciones por correo electrónico cada vez que haya cambios, actualizaciones, revisiones o erratas relacionadas con una familia de productos específica o una herramienta de desarrollo de interés. Para registrarse, vaya a www.microchip.com/pcn y siga las instrucciones de registro.
Atención al cliente (haga una pregunta)
Los usuarios de productos Microchip pueden recibir asistencia a través de varios canales:
- Distribuidor o Representante
- Oficina de ventas local
- Ingeniero de soluciones integradas (ESE)
- Apoyo técnico
Los clientes deben comunicarse con su distribuidor, representante o ESE para obtener asistencia. oficinas de ventas locales también están disponibles para ayudar a los clientes. En este documento se incluye una lista de oficinas y ubicaciones de ventas. El soporte técnico está disponible a través del websitio en: www.microchip.com/support.
Microchip diseña una función de protección de código (haga una pregunta)
Tenga en cuenta los siguientes detalles de la función de protección de código en los productos Microchip:
- Los productos de Microchip cumplen con las especificaciones contenidas en su hoja de datos de Microchip particular.
- Microchip cree que su familia de productos es segura cuando se utiliza de la manera prevista, dentro de las especificaciones de funcionamiento y en condiciones normales.
- Microchip valora y protege agresivamente sus derechos de propiedad intelectual. Los intentos de violar las funciones de protección del código del producto Microchip están estrictamente prohibidos y pueden violar la Ley de derechos de autor de DigitalMillennium.
- Ni Microchip ni ningún otro fabricante de semiconductores puede garantizar la seguridad de su código. La protección del código no significa que garanticemos que el producto sea “irrompible”. La protección del código evoluciona constantemente. Microchip se compromete a mejorar continuamente las características de protección del código de nuestros productos.
Aviso Legal (Hacer una Pregunta)
Esta publicación y la información contenida en este documento solo se pueden usar con productos de Microchip, incluso para diseñar, probar e integrar productos de Microchip con su aplicación. El uso de esta información de cualquier otra manera viola estos términos. La información sobre las aplicaciones del dispositivo se proporciona solo para su conveniencia y puede ser reemplazada por actualizaciones. Es su responsabilidad asegurarse de que su aplicación cumpla con sus especificaciones. Comuníquese con su oficina local de ventas de Microchip para obtener soporte adicional u obtenga soporte adicional en www.microchip.com/en-us/support/design-help/ servicios de soporte al cliente. ESTA INFORMACIÓN ES PROPORCIONADA POR MICROCHIP “TAL CUAL”. MICROCHIP NO HACE DECLARACIONES NI GARANTÍAS DE NINGÚN TIPO, YA SEA EXPRESA O IMPLÍCITA, ESCRITA U ORAL, ESTATUTARIA O DE OTRA MANERA, RELACIONADAS CON LA INFORMACIÓN, INCLUYENDO, PERO NO LIMITADO A, CUALQUIER GARANTÍA IMPLÍCITA DE NO INFRACCIÓN, COMERCIABILIDAD E IDONEIDAD PARA UN PROPÓSITO PARTICULAR, O GARANTÍAS RELACIONADOS CON SU CONDICIÓN, CALIDAD O DESEMPEÑO. EN NINGÚN CASO MICROCHIP SERÁ RESPONSABLE DE NINGUNA PÉRDIDA, DAÑO, COSTO O GASTO INDIRECTO, ESPECIAL, PUNITIVO, INCIDENTAL O CONSECUENTE DE CUALQUIER TIPO RELACIONADO CON LA INFORMACIÓN O SU USO, CUALQUIERA QUE SEA CAUSADO, INCLUSO SI MICROCHIP HA SIDO INFORMADO DE ¿LA POSIBILIDAD O LOS DAÑOS SON PREVISIBLES? EN LA MEDIDA MÁXIMA PERMITIDA POR LA LEY, LA RESPONSABILIDAD TOTAL DE MICROCHIP SOBRE TODOS LOS RECLAMOS DE CUALQUIER MANERA RELACIONADOS CON LA INFORMACIÓN O SU USO NO EXCEDERÁ EL NÚMERO DE HONORARIOS, SI LOS HAY, QUE HAYA PAGADO DIRECTAMENTE A MICROCHIP POR LA INFORMACIÓN. El uso de dispositivos Microchip en aplicaciones de soporte vital y/o seguridad es enteramente a riesgo del comprador, y el comprador acepta defender, indemnizar y eximir de responsabilidad a Microchip de todos y cada uno de los daños, reclamos, demandas o gastos resultantes de dicho uso. No se transmiten licencias, implícitas o de otro modo, bajo ningún derecho de propiedad intelectual de Microchip a menos que se indique lo contrario.
Marcas (Haga una pregunta)
El nombre y el logotipo del Microchip, el logotipo del Microchip, Adaptec, AVR, logotipo de AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logotipo de Microsemi, MOST, logotipo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logotipo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron y XMEGA son marcas comerciales registradas de Microchip Technology Incorporated en EE. UU. y otros países. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logotipo de ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime y ZL son marcas comerciales registradas de Microchip Technology Incorporated en EE. UU. Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching , BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, coincidencia promedio dinámica, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, programación en serie en circuito, ICSP, INICnet, Paralelo inteligente, IntelliMOS, conectividad entre chips, JitterBlocker, perilla en pantalla, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX , RTG4, SAMICE, E/S cuádruple serie, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect y ZENA son marcas comerciales de Microchip Technology Incorporated en EE. UU. y otros países. SQTP es una marca de servicio de Microchip Technology Incorporated en EE. UU. El logotipo de Adaptec, Frequency on Demand, Silicon Storage Technology y Symmcom son marcas comerciales registradas de Microchip Technology Inc. en otros países. GestIC es una marca registrada de Microchip Technology Germany II GmbH & Co. KG, filial de Microchip Technology Inc., en otros países. Todas las demás marcas comerciales mencionadas aquí son propiedad de sus respectivas compañías. © 2023, Microchip Technology Incorporated y sus subsidiarias. Reservados todos los derechos.
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Australia – Sídney
Teléfono: 61-2-9868-6733 China – Pekín Teléfono: 86-10-8569-7000 China – Chengdú Teléfono: 86-28-8665-5511 China – Chongqing Teléfono: 86-23-8980-9588 China-Dongguan Teléfono: 86-769-8702-9880 China – Cantón Teléfono: 86-20-8755-8029 China – Hangzhou Teléfono: 86-571-8792-8115 China – RAE de Hong Kong Teléfono: 852-2943-5100 China-Nanjing Teléfono: 86-25-8473-2460 China-Qingdao Teléfono: 86-532-8502-7355 China – Shanghái Teléfono: 86-21-3326-8000 China-Shenyang Teléfono: 86-24-2334-2829 China-Shenzhen Teléfono: 86-755-8864-2200 China-Suzhou Teléfono: 86-186-6233-1526 China-Wuhan Teléfono: 86-27-5980-5300 China-Xian Teléfono: 86-29-8833-7252 China-Xiamen Teléfono: 86-592-2388138 China-Zhuhai Teléfono: 86-756-3210040 |
India – Bangalore
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