Arbitro MICROCHIP DDR AXI4
Introduzione: Lo standard del protocollo AXI4-Stream utilizza la terminologia Master e Slave. La terminologia Microchip equivalente utilizzata in questo documento è rispettivamente Initiator e Target.
Riepilogo: La tabella seguente fornisce un riepilogo delle caratteristiche di DDR AXI4 Arbiter.
| Caratteristica | Valore |
|---|---|
| Versione principale | Arbitro DDR AXI4 v2.2 |
| Famiglie di dispositivi supportate | – |
| Licenze del flusso di strumenti supportate | – |
Caratteristiche: DDR AXI4 Arbiter ha le seguenti caratteristiche principali:
- IP core deve essere installato nel catalogo IP del software Libero SoC.
- Il core viene configurato, generato e istanziato all'interno dello strumento SmartDesign per essere incluso nell'elenco dei progetti Libero.
Utilizzo e prestazioni del dispositivo:
| Dettagli del dispositivo | Famiglia | Dispositivo | Risorse | Prestazioni (MHz) |
|---|---|---|---|---|
| LUT DFF RAM LSRAM SRAM Math Blocks Chip Globals | Fuoco Polare | MPF300T-1 | 5411 4202 | 266 |
Descrizione funzionale
Descrizione funzionale: Questa sezione descrive i dettagli di implementazione di DDR_AXI4_Arbiter. La figura seguente mostra il diagramma di pinout di livello superiore dell'Arbiter DDR AXI4.
Parametri DDR_AXI4_Arbiter e segnali di interfaccia
Impostazioni di configurazione:
Le impostazioni di configurazione per DDR_AXI4_Arbiter non sono specificate in questo documento.
Segnali di ingressi e uscite:
I segnali di ingresso e uscita per DDR_AXI4_Arbiter non sono specificati in questo documento.
Diagrammi di temporizzazione
I diagrammi temporali per DDR_AXI4_Arbiter non sono specificati in questo documento.
Banco di prova
Simulazione:
I dettagli della simulazione per DDR_AXI4_Arbiter non sono specificati in questo documento.
Cronologia delle revisioni
La cronologia delle revisioni per DDR_AXI4_Arbiter non è specificata in questo documento.
Supporto FPGA per microchip
Le informazioni sul supporto FPGA di Microchip per DDR_AXI4_Arbiter non sono specificate in questo documento.
Istruzioni per l'uso del prodotto
- Installa DDR AXI4 Arbiter v2.2 nel catalogo IP del software Libero SoC.
- Configura, genera e istanzia il core all'interno dello strumento SmartDesign per l'inclusione nell'elenco dei progetti Libero.
Introduzione (fai una domanda)
I ricordi sono parte integrante di qualsiasi tipica applicazione video e grafica. Vengono utilizzati per il buffering di interi fotogrammi video quando la memoria locale dell'FPGA non è sufficiente per contenere l'intero fotogramma. Quando ci sono più letture e scritture di frame video in DDR, sarà necessario un arbitro per arbitrare tra più richieste. DDR AXI4 Arbiter IP fornisce 8 canali di scrittura per scrivere frame buffer nella memoria DDR esterna e 8 canali di lettura per leggere frame dalla memoria esterna. L'arbitrato si basa sul principio "primo arrivato, primo servito". Se si verificano due richieste contemporaneamente, il canale con il numero di canale inferiore avrà la priorità. L'arbitro si connette all'IP del controller DDR tramite l'interfaccia AXI4. DDR AXI4 Arbiter fornisce un'interfaccia AXI4 Initiator ai controller DDR su chip. L'arbitro supporta fino a otto canali di scrittura e otto canali di lettura. Il blocco arbitra tra otto canali di lettura per fornire l'accesso al canale di lettura AXI in base all'ordine di arrivo. Il blocco arbitra tra otto canali di scrittura per fornire l'accesso al canale di scrittura AXI in base all'ordine di arrivo. Tutti gli otto canali di lettura e scrittura hanno la stessa priorità. L'interfaccia AXI4 Initiator dell'IP Arbiter può essere configurata per diverse larghezze di dati che vanno da 64 bit a 512 bit.
Importante: Lo standard del protocollo AXI4-Stream utilizza la terminologia "Master" e "Slave". La terminologia Microchip equivalente utilizzata in questo documento è rispettivamente Initiator e Target.
Riepilogo (fai una domanda)
La tabella seguente fornisce un riepilogo delle caratteristiche di DDR AXI4 Arbiter.
Tabella 1. Caratteristiche dell'arbitro DDR AXI4
Questo documento si applica a DDR AXI4 Arbiter v2.2.
- SoC PolarFire®
- Fuoco Polare
- RTG4™
- IGLOO®2
- Smart Fusion® 2
Richiede Libero® SoC v12.3 o versioni successive. L'IP può essere utilizzato in modalità RTL senza alcuna licenza. Per ulteriori informazioni, vedere DDR_AXI4_Arbiter.
Funzionalità (fai una domanda)
DDR AXI4 Arbiter ha le seguenti caratteristiche principali:
- Otto canali di scrittura
- Otto canali di lettura
- Interfaccia AXI4 al controller DDR
- Larghezza AXI4 configurabile: 64, 128, 256 e 512 bit
- Ampiezza indirizzo configurabile: da 32 a 64 bit
Implementazione di IP Core in Libero® Design Suite (fai una domanda)
IP core deve essere installato nel catalogo IP del software Libero SoC. Questo viene installato automaticamente tramite la funzione di aggiornamento del catalogo IP nel software Libero SoC, oppure il core IP viene scaricato manualmente dal catalogo. Una volta installato il core IP nel catalogo IP del software SoC Libero, il core viene configurato, generato e istanziato all'interno dello strumento SmartDesign per l'inclusione nell'elenco dei progetti Libero.
Utilizzo e prestazioni del dispositivo (fai una domanda)
La tabella seguente elenca l'utilizzo del dispositivo utilizzato per DDR_AXI4_Arbiter.
Tabella 2. Utilizzo di DDR_AXI4_Arbiter
| Dispositivo Dettagli | Risorse | Prestazioni (MHz) | RAM | Blocchi matematici | Chip Globali | |||
| Famiglia | Dispositivo | LUT | DFF | LSRAM | µSRAM | |||
| SoC PolarFire® | MPFS250T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| Fuoco Polare | MPF300T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| Smart Fusion® 2 | M2S150-1 | 5546 | 4309 | 192 | 15 | 1 | 0 | 0 |
Importante:
- I dati nella tabella precedente vengono acquisiti utilizzando le tipiche impostazioni di sintesi e layout. L'IP è configurato per otto canali di scrittura, otto canali di lettura, larghezza indirizzo di 32 bit e larghezza dati di configurazione 512 bit.
- Il clock è vincolato a 200 MHz durante l'esecuzione dell'analisi dei tempi per ottenere i numeri delle prestazioni.
Descrizione funzionale (fai una domanda)
Questa sezione descrive i dettagli di implementazione di DDR_AXI4_Arbiter. La figura seguente mostra il diagramma di pinout di livello superiore dell'Arbiter DDR AXI4. Figura 1-1. Diagramma a blocchi di pin-out di primo livello per l'interfaccia Arbiter nativa
La figura seguente mostra il diagramma a blocchi a livello di sistema di DDR_AXI4_Arbiter in modalità interfaccia Bus. Figura 1-2. Diagramma a blocchi a livello di sistema di DDR_AXI4_Arbiter
Una transazione di lettura viene attivata impostando il segnale di ingresso r(x)_req_i alto su un particolare canale di lettura. L'arbitro risponde con un riconoscimento quando è pronto a servire la richiesta di lettura. Allora èamples l'indirizzo AXI iniziale e legge la dimensione del burst che viene immessa dall'iniziatore esterno. Il canale elabora gli input e genera le transazioni AXI richieste per leggere i dati dalla memoria DDR. L'output dei dati di lettura dall'arbitro è comune a tutti i canali di lettura. Durante la lettura dei dati, i dati letti validi del canale corrispondente diventano alti. La fine della transazione di lettura è denotata da un segnale di lettura completata quando tutti i byte richiesti vengono inviati. Analogamente a una transazione di lettura, una transazione di scrittura viene attivata impostando il segnale di ingresso w(x)_req_i alto. Insieme al segnale di richiesta, durante la richiesta devono essere forniti l'indirizzo iniziale di scrittura e la lunghezza del burst. Quando l'arbitro è disponibile a soddisfare la richiesta scritta, risponde inviando un segnale di riscontro sul canale corrispondente. Quindi l'utente deve fornire i dati di scrittura insieme al segnale di dati validi sul canale. Il numero di clock del periodo alto valido dei dati deve corrispondere alla lunghezza del burst. L'arbitro completa l'operazione di scrittura e imposta alto il segnale di scrittura completata indicando il completamento della transazione di scrittura.
Parametri DDR_AXI4_Arbiter e segnali di interfaccia (fai una domanda)
Questa sezione discute i parametri nel configuratore della GUI DDR_AXI4_Arbiter e i segnali I/O.
2.1 Impostazioni di configurazione (fai una domanda)
La tabella seguente elenca la descrizione dei parametri di configurazione utilizzati nell'implementazione hardware di DDR_AXI4_Arbiter. Questi sono parametri generici e possono essere variati secondo i requisiti dell'applicazione.
Tabella 2-1. Parametro di configurazione
| Segnale Nome | Descrizione |
| Larghezza ID AXI | Definisce la larghezza dell'ID AXI. |
| Larghezza dati AXI | Definisce la larghezza dei dati AXI. |
| Larghezza indirizzo AXI | Definisce la larghezza dell'indirizzo AXI |
| Numero di canali di lettura | Opzioni per selezionare il numero richiesto di canali di scrittura dal menu a discesa che vanno da un canale a otto canali di scrittura. |
| Numero di canali di scrittura | Opzioni per selezionare il numero richiesto di canali di lettura dal menu a discesa che vanno da un canale a otto canali di lettura. |
| AXI4_SELEZIONE | Opzioni da selezionare tra AXI4_MASTER e AXI4_MIRRORED_SLAVE. |
| Interfaccia Arbitro | Possibilità di selezionare l'interfaccia bus. |
Segnali di ingressi e uscite (fai una domanda)
La tabella seguente elenca gli ingressi e le porte di uscita dell'interfaccia DDR AXI4 Arbiter for Bus.
Tabella 2-2. Porte di ingresso e uscita per interfaccia bus Arbiter
| Segnale Nome | Direzione | Larghezza | Descrizione |
| reimposta_i | Ingresso | — | Attivo Basso segnale di ripristino asincrono al progetto |
| sys_ckl_i | Ingresso | — | Orologio di sistema |
| ddr_ctrl_ready_i | Ingresso | — | Riceve il segnale di ingresso pronto dal controller DDR |
| ARVALID_I_0 | Ingresso | — | Richiesta di lettura dal canale di lettura 0 |
| ARSIZE_I_0 | Ingresso | 8 bit | leggere la dimensione del burst dal canale di lettura 0 |
| ARADDR_I_0 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 0 |
| ARREADY_O_0 | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dal canale di lettura 0 |
| RVALID_O_0 | Produzione | — | Leggi i dati validi dal canale di lettura 0 |
| RDATA_O_0 | Produzione | [AXI_DATA_WIDTH-1: 0] | Leggere i dati dal canale di lettura 0 |
| RLAST_O_0 | Produzione | — | Leggere il segnale di fine frame dal canale di lettura 0 |
| BUSER_O_r0 | Produzione | — | Completamento della lettura per leggere il canale 0 |
| ARVALID_I_1 | Ingresso | — | Richiesta di lettura dal canale di lettura 1 |
| ARSIZE_I_1 | Ingresso | 8 bit | Leggi la dimensione del burst dal canale di lettura 1 |
| ARADDR_I_1 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 1 |
| ARREADY_O_1 | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dal canale di lettura 1 |
| RVALID_O_1 | Produzione | — | Leggi i dati validi dal canale di lettura 1 |
| RDATA_O_1 | Produzione | [AXI_DATA_WIDTH-1: 0] | Leggere i dati dal canale di lettura 1 |
| RLAST_O_1 | Produzione | — | Leggere il segnale di fine frame dal canale di lettura 1 |
| BUSER_O_r1 | Produzione | — | Completamento della lettura per leggere il canale 1 |
| ARVALID_I_2 | Ingresso | — | Richiesta di lettura dal canale di lettura 2 |
| ………..continua | |||
| Segnale Nome | Direzione | Larghezza | Descrizione |
| ARSIZE_I_2 | Ingresso | 8 bit | Leggi la dimensione del burst dal canale di lettura 2 |
| ARADDR_I_2 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 2 |
| ARREADY_O_2 | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dal canale di lettura 2 |
| RVALID_O_2 | Produzione | — | Leggi i dati validi dal canale di lettura 2 |
| RDATA_O_2 | Produzione | [AXI_DATA_WIDTH-1: 0] | Leggere i dati dal canale di lettura 2 |
| RLAST_O_2 | Produzione | — | Leggere il segnale di fine frame dal canale di lettura 2 |
| BUSER_O_r2 | Produzione | — | Completamento della lettura per leggere il canale 2 |
| ARVALID_I_3 | Ingresso | — | Richiesta di lettura dal canale di lettura 3 |
| ARSIZE_I_3 | Ingresso | 8 bit | Leggi la dimensione del burst dal canale di lettura 3 |
| ARADDR_I_3 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 3 |
| ARREADY_O_3 | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dal canale di lettura 3 |
| RVALID_O_3 | Produzione | — | Leggi i dati validi dal canale di lettura 3 |
| RDATA_O_3 | Produzione | [AXI_DATA_WIDTH-1: 0] | Leggere i dati dal canale di lettura 3 |
| RLAST_O_3 | Produzione | — | Leggere il segnale di fine frame dal canale di lettura 3 |
| BUSER_O_r3 | Produzione | — | Completamento della lettura per leggere il canale 3 |
| ARVALID_I_4 | Ingresso | — | Richiesta di lettura dal canale di lettura 4 |
| ARSIZE_I_4 | Ingresso | 8 bit | Leggi la dimensione del burst dal canale di lettura 4 |
| ARADDR_I_4 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 4 |
| ARREADY_O_4 | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dal canale di lettura 4 |
| RVALID_O_4 | Produzione | — | Leggi i dati validi dal canale di lettura 4 |
| RDATA_O_4 | Produzione | [AXI_DATA_WIDTH-1: 0] | Leggere i dati dal canale di lettura 4 |
| RLAST_O_4 | Produzione | — | Leggere il segnale di fine frame dal canale di lettura 4 |
| BUSER_O_r4 | Produzione | — | Completamento della lettura per leggere il canale 4 |
| ARVALID_I_5 | Ingresso | — | Richiesta di lettura dal canale di lettura 5 |
| ARSIZE_I_5 | Ingresso | 8 bit | Leggi la dimensione del burst dal canale di lettura 5 |
| ARADDR_I_5 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 5 |
| ARREADY_O_5 | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dal canale di lettura 5 |
| RVALID_O_5 | Produzione | — | Leggi i dati validi dal canale di lettura 5 |
| RDATA_O_5 | Produzione | [AXI_DATA_WIDTH-1: 0] | Leggere i dati dal canale di lettura 5 |
| RLAST_O_5 | Produzione | — | Leggere il segnale di fine frame dal canale di lettura 5 |
| BUSER_O_r5 | Produzione | — | Completamento della lettura per leggere il canale 5 |
| ARVALID_I_6 | Ingresso | — | Richiesta di lettura dal canale di lettura 6 |
| ARSIZE_I_6 | Ingresso | 8 bit | Leggi la dimensione del burst dal canale di lettura 6 |
| ARADDR_I_6 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 6 |
| ARREADY_O_6 | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dal canale di lettura 6 |
| RVALID_O_6 | Produzione | — | Leggi i dati validi dal canale di lettura 6 |
| RDATA_O_6 | Produzione | [AXI_DATA_WIDTH-1: 0] | Leggere i dati dal canale di lettura 6 |
| RLAST_O_6 | Produzione | — | Leggere il segnale di fine frame dal canale di lettura 6 |
| ………..continua | |||
| Segnale Nome | Direzione | Larghezza | Descrizione |
| BUSER_O_r6 | Produzione | — | Completamento della lettura per leggere il canale 6 |
| ARVALID_I_7 | Ingresso | — | Richiesta di lettura dal canale di lettura 7 |
| ARSIZE_I_7 | Ingresso | 8 bit | Leggi la dimensione del burst dal canale di lettura 7 |
| ARADDR_I_7 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 7 |
| ARREADY_O_7 | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dal canale di lettura 7 |
| RVALID_O_7 | Produzione | — | Leggi i dati validi dal canale di lettura 7 |
| RDATA_O_7 | Produzione | [AXI_DATA_WIDTH-1: 0] | Leggere i dati dal canale di lettura 7 |
| RLAST_O_7 | Produzione | — | Leggere il segnale di fine frame dal canale di lettura 7 |
| BUSER_O_r7 | Produzione | — | Completamento della lettura per leggere il canale 7 |
| AWSSIZE_I_0 | Ingresso | 8 bit | Scrivi la dimensione del burst per il canale di scrittura 0 |
| WDATA_I_0 | Ingresso | [AXI_DATA_WIDTH-1:0] | Dati video Ingresso per scrivere canale 0 |
| WVALID_I_0 | Ingresso | — | Scrivi dati validi per scrivere il canale 0 |
| AWVALID_I_0 | Ingresso | — | Richiesta di scrittura dal canale di scrittura 0 |
| AWADDR_I_0 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 0 |
| GIÀPRONTO_O_0 | Produzione | — | Riconoscimento dell'arbitro alla richiesta di scrittura dal canale di scrittura 0 |
| BUSER_O_0 | Produzione | — | Scrivi il completamento per scrivere il canale 0 |
| AWSSIZE_I_1 | Ingresso | 8 bit | Scrivi la dimensione del burst per il canale di scrittura 1 |
| WDATA_I_1 | Ingresso | [AXI_DATA_WIDTH-1:0] | Dati video Ingresso per scrivere canale 1 |
| WVALID_I_1 | Ingresso | — | Scrivi dati validi per scrivere il canale 1 |
| AWVALID_I_1 | Ingresso | — | Richiesta di scrittura dal canale di scrittura 1 |
| AWADDR_I_1 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 1 |
| GIÀPRONTO_O_1 | Produzione | — | Riconoscimento dell'arbitro alla richiesta di scrittura dal canale di scrittura 1 |
| BUSER_O_1 | Produzione | — | Scrivi il completamento per scrivere il canale 1 |
| AWSSIZE_I_2 | Ingresso | 8 bit | Scrivi la dimensione del burst per il canale di scrittura 2 |
| WDATA_I_2 | Ingresso | [AXI_DATA_WIDTH-1:0] | Dati video Ingresso per scrivere canale 2 |
| WVALID_I_2 | Ingresso | — | Scrivi dati validi per scrivere il canale 2 |
| AWVALID_I_2 | Ingresso | — | Richiesta di scrittura dal canale di scrittura 2 |
| AWADDR_I_2 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 2 |
| GIÀPRONTO_O_2 | Produzione | — | Riconoscimento dell'arbitro alla richiesta di scrittura dal canale di scrittura 2 |
| BUSER_O_2 | Produzione | — | Scrivi il completamento per scrivere il canale 2 |
| AWSSIZE_I_3 | Ingresso | 8 bit | Scrivi la dimensione del burst per il canale di scrittura 3 |
| WDATA_I_3 | Ingresso | [AXI_DATA_WIDTH-1:0] | Dati video Ingresso per scrivere canale 3 |
| WVALID_I_3 | Ingresso | — | Scrivi dati validi per scrivere il canale 3 |
| AWVALID_I_3 | Ingresso | — | Richiesta di scrittura dal canale di scrittura 3 |
| AWADDR_I_3 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 3 |
| GIÀPRONTO_O_3 | Produzione | — | Riconoscimento dell'arbitro alla richiesta di scrittura dal canale di scrittura 3 |
| BUSER_O_3 | Produzione | — | Scrivi il completamento per scrivere il canale 3 |
| AWSSIZE_I_4 | Ingresso | 8 bit | Scrivi la dimensione del burst per il canale di scrittura 4 |
| ………..continua | |||
| Segnale Nome | Direzione | Larghezza | Descrizione |
| WDATA_I_4 | Ingresso | [AXI_DATA_WIDTH-1:0] | Dati video Ingresso per scrivere canale 4 |
| WVALID_I_4 | Ingresso | — | Scrivi dati validi per scrivere il canale 4 |
| AWVALID_I_4 | Ingresso | — | Richiesta di scrittura dal canale di scrittura 4 |
| AWADDR_I_4 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 4 |
| GIÀPRONTO_O_4 | Produzione | — | Riconoscimento dell'arbitro alla richiesta di scrittura dal canale di scrittura 4 |
| BUSER_O_4 | Produzione | — | Scrivi il completamento per scrivere il canale 4 |
| AWSSIZE_I_5 | Ingresso | 8 bit | Scrivi la dimensione del burst per il canale di scrittura 5 |
| WDATA_I_5 | Ingresso | [AXI_DATA_WIDTH-1:0] | Dati video Ingresso per scrivere canale 5 |
| WVALID_I_5 | Ingresso | — | Scrivi dati validi per scrivere il canale 5 |
| AWVALID_I_5 | Ingresso | — | Richiesta di scrittura dal canale di scrittura 5 |
| AWADDR_I_5 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 5 |
| GIÀPRONTO_O_5 | Produzione | — | Riconoscimento dell'arbitro alla richiesta di scrittura dal canale di scrittura 5 |
| BUSER_O_5 | Produzione | — | Scrivi il completamento per scrivere il canale 5 |
| AWSSIZE_I_6 | Ingresso | 8 bit | Scrivi la dimensione del burst per il canale di scrittura 6 |
| WDATA_I_6 | Ingresso | [AXI_DATA_WIDTH-1:0] | Dati video Ingresso per scrivere canale 6 |
| WVALID_I_6 | Ingresso | — | Scrivi dati validi per scrivere il canale 6 |
| AWVALID_I_6 | Ingresso | — | Richiesta di scrittura dal canale di scrittura 6 |
| AWADDR_I_6 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 6 |
| GIÀPRONTO_O_6 | Produzione | — | Riconoscimento dell'arbitro alla richiesta di scrittura dal canale di scrittura 6 |
| BUSER_O_6 | Produzione | — | Scrivi il completamento per scrivere il canale 6 |
| AWSSIZE_I_7 | Ingresso | 8 bit | Scrivi la dimensione del burst dal canale di scrittura 7 |
| WDATA_I_7 | Ingresso | [AXI_DATA_WIDTH-1:0] | Dati video Ingresso per scrivere canale 7 |
| WVALID_I_7 | Ingresso | — | Scrivi dati validi per scrivere il canale 7 |
| AWVALID_I_7 | Ingresso | — | Scrivi una richiesta dal canale di scrittura 7 |
| AWADDR_I_7 | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 7 |
| GIÀPRONTO_O_7 | Produzione | — | Riconoscimento dell'arbitro alla richiesta di scrittura dal canale di scrittura 7 |
| BUSER_O_7 | Produzione | — | Scrivi il completamento per scrivere il canale 7 |
La tabella seguente elenca le porte di input e output di DDR AXI4 Arbiter per l'interfaccia nativa.
Tabella 2-3. Porte di input e output per l'interfaccia Arbiter nativa
| Segnale Nome | Direzione | Larghezza | Descrizione |
| reimposta_i | Ingresso | — | Segnale di ripristino asincrono basso attivo da progettare |
| sys_clk_i | Ingresso | — | Orologio di sistema |
| ddr_ctrl_ready_i | Ingresso | — | Riceve il segnale di ingresso pronto dal controller DDR |
| r0_req_i | Ingresso | — | Leggere la richiesta dall'iniziatore 0 |
| r0_burst_size_i | Ingresso | 8 bit | Leggere la dimensione del burst |
| r0_rstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 0 |
| r0_ack_o | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dall'iniziatore 0 |
| ………..continua | |||
| Segnale Nome | Direzione | Larghezza | Descrizione |
| r0_dati_valid_o | Produzione | — | Leggi i dati validi dal canale di lettura 0 |
| r0_done_o | Produzione | — | Completamento della lettura all'iniziatore 0 |
| r1_req_i | Ingresso | — | Leggere la richiesta dall'iniziatore 1 |
| r1_burst_size_i | Ingresso | 8 bit | Leggere la dimensione del burst |
| r1_rstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 1 |
| r1_ack_o | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dall'iniziatore 1 |
| r1_dati_valid_o | Produzione | — | Leggi i dati validi dal canale di lettura 1 |
| r1_done_o | Produzione | — | Completamento della lettura all'iniziatore 1 |
| r2_req_i | Ingresso | — | Leggere la richiesta dall'iniziatore 2 |
| r2_burst_size_i | Ingresso | 8 bit | Leggere la dimensione del burst |
| r2_rstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 2 |
| r2_ack_o | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dall'iniziatore 2 |
| r2_dati_valid_o | Produzione | — | Leggi i dati validi dal canale di lettura 2 |
| r2_done_o | Produzione | — | Completamento della lettura all'iniziatore 2 |
| r3_req_i | Ingresso | — | Leggere la richiesta dall'iniziatore 3 |
| r3_burst_size_i | Ingresso | 8 bit | Leggere la dimensione del burst |
| r3_rstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 3 |
| r3_ack_o | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dall'iniziatore 3 |
| r3_dati_valid_o | Produzione | — | Leggi i dati validi dal canale di lettura 3 |
| r3_done_o | Produzione | — | Completamento della lettura all'iniziatore 3 |
| r4_req_i | Ingresso | — | Leggere la richiesta dall'iniziatore 4 |
| r4_burst_size_i | Ingresso | 8 bit | Leggere la dimensione del burst |
| r4_rstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 4 |
| r4_ack_o | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dall'iniziatore 4 |
| r4_dati_valid_o | Produzione | — | Leggi i dati validi dal canale di lettura 4 |
| r4_done_o | Produzione | — | Completamento della lettura all'iniziatore 4 |
| r5_req_i | Ingresso | — | Leggere la richiesta dall'iniziatore 5 |
| r5_burst_size_i | Ingresso | 8 bit | Leggere la dimensione del burst |
| r5_rstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 5 |
| r5_ack_o | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dall'iniziatore 5 |
| r5_dati_valid_o | Produzione | — | Leggi i dati validi dal canale di lettura 5 |
| r5_done_o | Produzione | — | Completamento della lettura all'iniziatore 5 |
| r6_req_i | Ingresso | — | Leggere la richiesta dall'iniziatore 6 |
| r6_burst_size_i | Ingresso | 8 bit | Leggere la dimensione del burst |
| r6_rstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 6 |
| r6_ack_o | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dall'iniziatore 6 |
| r6_dati_valid_o | Produzione | — | Leggi i dati validi dal canale di lettura 6 |
| r6_done_o | Produzione | — | Completamento della lettura all'iniziatore 6 |
| r7_req_i | Ingresso | — | Leggere la richiesta dall'iniziatore 7 |
| r7_burst_size_i | Ingresso | 8 bit | Leggere la dimensione del burst |
| ………..continua | |||
| Segnale Nome | Direzione | Larghezza | Descrizione |
| r7_rstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR da cui deve essere avviata la lettura per il canale di lettura 7 |
| r7_ack_o | Produzione | — | Riconoscimento dell'arbitro per leggere la richiesta dall'iniziatore 7 |
| r7_dati_valid_o | Produzione | — | Leggi i dati validi dal canale di lettura 7 |
| r7_done_o | Produzione | — | Completamento della lettura all'iniziatore 7 |
| rdata_o | Produzione | [LARGHEZZA_DATI_ASSI – 1:0] | Uscita dati video dal canale di lettura |
| w0_burst_size_i | Ingresso | 8 bit | Scrivi la dimensione del burst |
| w0_dati_i | Ingresso | [LARGHEZZA_DATI_ASSI – 1:0] | Ingresso dati video per scrivere canale 0 |
| w0_dati_valid_i | Ingresso | — | Scrivi dati validi per scrivere il canale 0 |
| w0_req_i | Ingresso | — | Scrivi la richiesta dall'iniziatore 0 |
| w0_wstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 0 |
| w0_ack_o | Produzione | — | Riconoscimento dell'arbitro per scrivere la richiesta dall'iniziatore 0 |
| w0_done_o | Produzione | — | Scrivi il completamento all'iniziatore 0 |
| w1_burst_size_i | Ingresso | 8 bit | Scrivi la dimensione del burst |
| w1_dati_i | Ingresso | [LARGHEZZA_DATI_ASSI – 1:0] | Ingresso dati video per scrivere canale 1 |
| w1_dati_valid_i | Ingresso | — | Scrivi dati validi per scrivere il canale 1 |
| w1_req_i | Ingresso | — | Scrivi la richiesta dall'iniziatore 1 |
| w1_wstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 1 |
| w1_ack_o | Produzione | — | Riconoscimento dell'arbitro per scrivere la richiesta dall'iniziatore 1 |
| w1_done_o | Produzione | — | Scrivi il completamento all'iniziatore 1 |
| w2_burst_size_i | Ingresso | 8 bit | Scrivi la dimensione del burst |
| w2_dati_i | Ingresso | [LARGHEZZA_DATI_ASSI – 1:0] | Ingresso dati video per scrivere canale 2 |
| w2_dati_valid_i | Ingresso | — | Scrivi dati validi per scrivere il canale 2 |
| w2_req_i | Ingresso | — | Scrivi la richiesta dall'iniziatore 2 |
| w2_wstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 2 |
| w2_ack_o | Produzione | — | Riconoscimento dell'arbitro per scrivere la richiesta dall'iniziatore 2 |
| w2_done_o | Produzione | — | Scrivi il completamento all'iniziatore 2 |
| w3_burst_size_i | Ingresso | 8 bit | Scrivi la dimensione del burst |
| w3_dati_i | Ingresso | [LARGHEZZA_DATI_ASSI – 1:0] | Ingresso dati video per scrivere canale 3 |
| w3_dati_valid_i | Ingresso | — | Scrivi dati validi per scrivere il canale 3 |
| w3_req_i | Ingresso | — | Scrivi la richiesta dall'iniziatore 3 |
| w3_wstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 3 |
| w3_ack_o | Produzione | — | Riconoscimento dell'arbitro per scrivere la richiesta dall'iniziatore 3 |
| w3_done_o | Produzione | — | Scrivi il completamento all'iniziatore 3 |
| w4_burst_size_i | Ingresso | 8 bit | Scrivi la dimensione del burst |
| w4_dati_i | Ingresso | [LARGHEZZA_DATI_ASSI – 1:0] | Ingresso dati video per scrivere canale 4 |
| w4_dati_valid_i | Ingresso | — | Scrivi dati validi per scrivere il canale 4 |
| w4_req_i | Ingresso | — | Scrivi la richiesta dall'iniziatore 4 |
| w4_wstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 4 |
| ………..continua | |||
| Segnale Nome | Direzione | Larghezza | Descrizione |
| w4_ack_o | Produzione | — | Riconoscimento dell'arbitro per scrivere la richiesta dall'iniziatore 4 |
| w4_done_o | Produzione | — | Scrivi il completamento all'iniziatore 4 |
| w5_burst_size_i | Ingresso | 8 bit | Scrivi la dimensione del burst |
| w5_dati_i | Ingresso | [LARGHEZZA_DATI_ASSI – 1:0] | Ingresso dati video per scrivere canale 5 |
| w5_dati_valid_i | Ingresso | — | Scrivi dati validi per scrivere il canale 5 |
| w5_req_i | Ingresso | — | Scrivi la richiesta dall'iniziatore 5 |
| w5_wstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 5 |
| w5_ack_o | Produzione | — | Riconoscimento dell'arbitro per scrivere la richiesta dall'iniziatore 5 |
| w5_done_o | Produzione | — | Scrivi il completamento all'iniziatore 5 |
| w6_burst_size_i | Ingresso | 8 bit | Scrivi la dimensione del burst |
| w6_dati_i | Ingresso | [LARGHEZZA_DATI_ASSI – 1:0] | Ingresso dati video per scrivere canale 6 |
| w6_dati_valid_i | Ingresso | — | Scrivi dati validi per scrivere il canale 6 |
| w6_req_i | Ingresso | — | Scrivi la richiesta dall'iniziatore 6 |
| w6_wstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 6 |
| w6_ack_o | Produzione | — | Riconoscimento dell'arbitro per scrivere la richiesta dall'iniziatore 6 |
| w6_done_o | Produzione | — | Scrivi il completamento all'iniziatore 6 |
| w7_burst_size_i | Ingresso | 8 bit | Scrivi la dimensione del burst |
| w7_dati_i | Ingresso | [LARGHEZZA_DATI_ASSI – 1:0] | Ingresso dati video per scrivere canale 7 |
| w7_dati_valid_i | Ingresso | — | Scrivi dati validi per scrivere il canale 7 |
| w7_req_i | Ingresso | — | Scrivi la richiesta dall'iniziatore 7 |
| w7_wstart_addr_i | Ingresso | [AXI_ADDR_WIDTH – 1:0] | Indirizzo DDR su cui deve avvenire la scrittura dal canale di scrittura 7 |
| w7_ack_o | Produzione | — | Riconoscimento dell'arbitro per scrivere la richiesta dall'iniziatore 7 |
| w7_done_o | Produzione | — | Scrivi il completamento all'iniziatore 7 |
| Segnali I/F AXI | |||
| Leggi il canale dell'indirizzo | |||
| arid_o | Produzione | [AXI_ID_WIDTH – 1:0] | Leggi ID indirizzo. Identificazione tag per il gruppo di indirizzi di lettura dei segnali. |
| araddr_o | Produzione | [AXI_ADDR_WIDTH – 1:0] | Leggi indirizzo. Fornisce l'indirizzo iniziale di una transazione read burst.
Viene fornito solo l'indirizzo iniziale del burst. |
| arlen_o | Produzione | [7:0] | Lunghezza di scoppio. Fornisce il numero esatto di trasferimenti in un burst. Queste informazioni determinano il numero di trasferimenti di dati associati all'indirizzo. |
| arsise_o | Produzione | [2:0] | Dimensione di scoppio. Dimensione di ogni trasferimento nel burst. |
| arburst_o | Produzione | [1:0] | Tipo a scoppio. Insieme alle informazioni sulle dimensioni, descrive in dettaglio come viene calcolato l'indirizzo per ciascun trasferimento all'interno del burst.
Fisso a 2'b01 à Raffica di indirizzo incrementale. |
| arlok_o | Produzione | [1:0] | Tipo di blocco. Fornisce informazioni aggiuntive sulle caratteristiche atomiche del trasferimento.
Risolto a 2'b00 à Accesso normale. |
| ………..continua | |||
| Segnale Nome | Direzione | Larghezza | Descrizione |
| arcache_o | Produzione | [3:0] | Tipo di cache. Fornisce informazioni aggiuntive sulle caratteristiche memorizzabili nella cache del trasferimento.
Risolto a 4'b0000 à Non memorizzabile nella cache e non memorizzabile nel buffer. |
| arprot_o | Produzione | [2:0] | Tipo di protezione. Fornisce informazioni sull'unità di protezione per la transazione. Fisso a 3'b000 à Accesso ai dati normale e sicuro. |
| arvalid_o | Produzione | — | Indirizzo di lettura valido. Quando ALTA, l'indirizzo letto e le informazioni di controllo sono valide e rimangono alte finché il segnale di riconoscimento dell'indirizzo, già, è alto.
1 = indirizzo e informazioni di controllo valide 0 = Indirizzo e informazioni di controllo non valide |
| già_o | Ingresso | — | Leggi l'indirizzo pronto. Il target è pronto ad accettare un indirizzo e i segnali di controllo associati.
1 = bersaglio pronto 0 = destinazione non pronta |
| Leggi canale dati | |||
| sbarazzarsi | Ingresso | [AXI_ID_WIDTH – 1:0] | Leggi documento d'identità tag. ID tag del gruppo di segnali di dati letti. Il valore rid viene generato dalla destinazione e deve corrispondere al valore arid della transazione di lettura a cui sta rispondendo. |
| RDATA | Ingresso | [LARGHEZZA_DATI_ASSI – 1:0] | Leggi i dati |
| risp | Ingresso | [1:0] | Leggi la risposta.
Lo stato del trasferimento di lettura. Le risposte consentite sono OKAY, EXOKAY, SLVERR e DECERR. |
| ultimo | Ingresso | — | Leggi per ultimo.
Ultimo trasferimento in un burst di lettura. |
| valido | Ingresso | — | Leggi valido. I dati di lettura richiesti sono disponibili e il trasferimento di lettura può essere completato.
1 = dati letti disponibili 0 = dati letti non disponibili |
| pronto | Produzione | — | Leggi pronto. L'iniziatore può accettare i dati letti e le informazioni di risposta.
1= iniziatore pronto 0 = iniziatore non pronto |
| Scrivi indirizzo canale | |||
| largamente | Produzione | [AXI_ID_WIDTH – 1:0] | Scrivi l'ID dell'indirizzo. Identificazione tag per il gruppo di segnali dell'indirizzo di scrittura. |
| awaddr | Produzione | [AXI_ADDR_WIDTH – 1:0] | Scrivi indirizzo. Fornisce l'indirizzo del primo trasferimento in una transazione burst di scrittura. I segnali di controllo associati vengono utilizzati per determinare gli indirizzi dei restanti trasferimenti nel burst. |
| awlen | Produzione | [7:0] | Lunghezza di scoppio. Fornisce il numero esatto di trasferimenti in un burst. Queste informazioni determinano il numero di trasferimenti di dati associati all'indirizzo. |
| awsize | Produzione | [2:0] | Dimensione di scoppio. Dimensione di ogni trasferimento nel burst. I byte lane strobe indicano esattamente quali byte lanes aggiornare. |
| sbalordito | Produzione | [1:0] | Tipo a scoppio. Insieme alle informazioni sulle dimensioni, descrive in dettaglio come viene calcolato l'indirizzo per ciascun trasferimento all'interno del burst.
Fisso a 2'b01 à Raffica di indirizzo incrementale. |
| ………..continua | |||
| Segnale Nome | Direzione | Larghezza | Descrizione |
| awlock | Produzione | [1:0] | Tipo di blocco. Fornisce informazioni aggiuntive sulle caratteristiche atomiche del trasferimento.
Risolto a 2'b00 à Accesso normale. |
| awcache | Produzione | [3:0] | Tipo di cache. Indica gli attributi memorizzabili nel buffer, memorizzabili nella cache, write-through, write-back e allocate della transazione.
Risolto a 4'b0000 à Non memorizzabile nella cache e non memorizzabile nel buffer. |
| awprot | Produzione | [2:0] | Tipo di protezione. Indica il livello di protezione normale, privilegiato o sicuro della transazione e se la transazione è un accesso ai dati o un accesso alle istruzioni. Fisso a 3'b000 à Accesso ai dati normale e sicuro. |
| valido | Produzione | — | Scrivi indirizzo valido. Indica che sono disponibili un indirizzo di scrittura valido e informazioni di controllo.
1 = indirizzo e informazioni di controllo disponibili 0 = indirizzo e informazioni di controllo non disponibili. L'indirizzo e le informazioni di controllo rimangono stabili fino a quando il segnale di riconoscimento dell'indirizzo, già, diventa ALTO. |
| già | Ingresso | — | Scrivi l'indirizzo pronto. Indica che il target è pronto ad accettare un indirizzo e i segnali di controllo associati.
1 = bersaglio pronto 0 = destinazione non pronta |
| Scrivi canale dati | |||
| wdata | Produzione | [LARGHEZZA_DATI_ASSI – 1:0] | Scrivi dati |
| wstrb | Produzione | [LARGHEZZA_DATI_ASSI – 8:0] | Scrivi flash. Questo segnale indica quali corsie di byte aggiornare in memoria. C'è uno strobe di scrittura per ogni otto bit del bus dati di scrittura. |
| ultimo | Produzione | — | Scrivi per ultimo. Ultimo trasferimento in un burst di scrittura. |
| valido | Produzione | — | Scrivi valido. Sono disponibili dati di scrittura e flash validi. 1 = scrittura dati e flash disponibili
0 = scrittura dati e flash non disponibili |
| pronto | Ingresso | — | Scrivi pronto. La destinazione può accettare i dati di scrittura. 1 = bersaglio pronto
0 = destinazione non pronta |
| Scrivi canale di risposta | |||
| offerta | Ingresso | [AXI_ID_WIDTH – 1:0] | ID risposta. L'identificazione tag della risposta di scrittura. Il valore dell'offerta deve corrispondere al valore awid della transazione di scrittura a cui il target sta rispondendo. |
| bresp | Ingresso | [1:0] | Scrivi risposta. Stato della transazione di scrittura. Le risposte consentite sono OKAY, EXOKAY, SLVERR e DECERR. |
| bvalido | Ingresso | — | Scrivi risposta valida. È disponibile una risposta di scrittura valida. 1 = risposta di scrittura disponibile
0 = risposta di scrittura non disponibile |
| già | Produzione | — | Risposta pronta. L'iniziatore può accettare le informazioni sulla risposta.
1 = iniziatore pronto 0 = iniziatore non pronto |
Diagrammi temporali (fai una domanda)
Questa sezione discute i diagrammi di temporizzazione DDR_AXI4_Arbiter. Le figure seguenti mostrano la connessione degli ingressi di richiesta di lettura e scrittura, l'indirizzo di memoria iniziale, gli ingressi di scrittura dall'iniziatore esterno, il riconoscimento di lettura o scrittura e gli ingressi di completamento di lettura o scrittura dati dall'arbitro.
Figura 3-1. Diagramma di temporizzazione per i segnali utilizzati in scrittura/lettura tramite l'interfaccia AXI4
Banco di prova (fai una domanda)
Un testbench unificato viene utilizzato per verificare e testare DDR_AXI4_Arbiter chiamato come testbench utente. Testbench è fornito per verificare la funzionalità dell'IP DDR_AXI4_Arbiter. Questo testbench funziona solo per due canali di lettura e due canali di scrittura con configurazione Bus Interface.
Simulazione (fai una domanda)
I passaggi seguenti descrivono come simulare il core utilizzando il testbench:
- Apri la scheda Catalogo SoC Libero®, espandi Solutions-Video, fai doppio clic su DDR_AXI4_Arbiter, quindi fai clic su OK. La documentazione associata all'IP è elencata sotto Documentazione. Importante: se non vedi la scheda Catalogo, vai a View > menu Windows e fai clic su Catalogo per renderlo visibile.
Figura 4-1. DDR_AXI4_Arbiter IP Core nel catalogo SoC Libero
Viene visualizzata la finestra Crea componente come mostrato di seguito. Fare clic su OK. Assicurarsi che il nome sia DDR_AXI4_ARBITER_PF_C0.
Figura 4-2. Crea componente
Configurare l'IP per 2 canali di lettura, 2 canali di scrittura e selezionare Bus Interface come mostrato nella figura seguente e fare clic su OK per generare l'IP.
Figura 4-3. Configurazione
Nella scheda Stimulus Hierarchy, selezionare il testbench (DDR_AXI4_ARBITER_PF_tb.v), fare clic con il pulsante destro del mouse e quindi fare clic su Simulate Pre-Synth Design > Open Interactively.
Importante: Se non vedi la scheda Gerarchia degli stimoli, vai a View > menu Windows e fare clic su Stimulus Hierarchy per renderlo visibile.
Figura 4-4. Simulazione del progetto di pre-sintesi
ModelSim si apre con il banco di prova file, come mostrato nella figura seguente.
Figura 4-5. Finestra di simulazione ModelSim
Importante: Se la simulazione viene interrotta a causa del limite di runtime specificato nel file .do file, utilizzare il comando run -all per completare la simulazione.
Cronologia delle revisioni (fai una domanda)
La cronologia delle revisioni descrive le modifiche implementate nel documento. Le modifiche sono elencate per revisione, a partire dalla pubblicazione più recente.
Tabella 5-1. Cronologia delle revisioni
| Revisione | Data | Descrizione |
| A | 04/2023 | Di seguito è riportato l'elenco delle modifiche apportate alla revisione A del documento:
• Migrazione del documento al modello Microchip. • Aggiornato il numero del documento a DS00004976A da 50200950. • Aggiunto 4. Banco di prova. |
| 2.0 | — | Di seguito è riportato l'elenco delle modifiche apportate alla revisione 2.0 del documento:
• Aggiunto Figura 1-2. • Aggiunto Tabella 2-2. • Aggiornati i nomi di alcuni nomi di segnali di ingresso e uscita in Tabella 2-2. |
| 1.0 | — | Versione iniziale. |
Supporto FPGA Microchip (fai una domanda)
Il gruppo di prodotti Microchip FPGA supporta i propri prodotti con vari servizi di supporto, tra cui Servizio clienti, Centro assistenza tecnica clienti, a websito e uffici di vendita in tutto il mondo. Si consiglia ai clienti di visitare le risorse online di Microchip prima di contattare l'assistenza poiché è molto probabile che le loro domande abbiano già ricevuto risposta. Contattare il Centro di assistenza tecnica tramite il websito all'indirizzo www.microchip.com/support. Indicare il numero di parte del dispositivo FPGA, selezionare la categoria del case appropriata e caricare il design files durante la creazione di un caso di supporto tecnico. Contattare il servizio clienti per il supporto non tecnico del prodotto, come prezzi del prodotto, aggiornamenti del prodotto, informazioni aggiornate, stato dell'ordine e autorizzazione.
- Dal Nord America, chiamare 800.262.1060
- Dal resto del mondo, chiamare il 650.318.4460
- Fax, da qualsiasi parte del mondo, 650.318.8044
Informazioni sul microchip (fai una domanda)
Il microchip Websito (fai una domanda)
Microchip fornisce supporto online tramite il nostro websito a www.microchip.com/. Questo webil sito è utilizzato per fare filee informazioni facilmente accessibili ai clienti. Alcuni dei contenuti disponibili includono:
- Supporto prodotto – Schede tecniche ed errata, note applicative e sampi programmi, risorse di progettazione, guide per l'utente e documenti di supporto hardware, versioni software più recenti e software archiviato
- Supporto tecnico generale – Domande frequenti (FAQ), richieste di supporto tecnico, gruppi di discussione online, elenco dei membri del programma dei partner di progettazione Microchip
- Affari di Microchip – Guide per la selezione e l'ordinazione dei prodotti, gli ultimi comunicati stampa di Microchip, un elenco di seminari ed eventi, elenchi di uffici vendite, distributori e rappresentanti di fabbrica di Microchip
Servizio di notifica di modifica del prodotto (fai una domanda)
Il servizio di notifica di modifica del prodotto di Microchip aiuta a mantenere i clienti aggiornati sui prodotti Microchip. Gli abbonati riceveranno notifiche e-mail ogni volta che ci sono modifiche, aggiornamenti, revisioni o errata relativi a una specifica famiglia di prodotti o strumento di sviluppo di interesse. Per registrarti vai su www.microchip.com/pcn e segui le istruzioni per la registrazione.
Assistenza clienti (fai una domanda)
Gli utenti dei prodotti Microchip possono ricevere assistenza attraverso diversi canali:
- Distributore o rappresentante
- Ufficio Commerciale Locale
- Ingegnere di soluzioni integrate (ESE)
- Supporto tecnico
I clienti devono contattare il proprio distributore, rappresentante o ESE per il supporto. Gli uffici vendite locali sono inoltre disponibili per aiutare i clienti. In questo documento è incluso un elenco degli uffici e delle sedi di vendita. Il supporto tecnico è disponibile tramite il websito a: www.microchip.com/support.
Microchip escogita una funzione di protezione del codice (fai una domanda)
Si noti quanto segue in merito alla funzionalità di protezione del codice sui prodotti Microchip:
- I prodotti Microchip soddisfano le specifiche contenute nella rispettiva scheda tecnica Microchip.
- Microchip ritiene che la sua famiglia di prodotti sia sicura se utilizzata nel modo previsto, nel rispetto delle specifiche operative e in condizioni normali.
- Microchip valorizza e protegge in modo aggressivo i suoi diritti di proprietà intellettuale. I tentativi di violare le funzionalità di protezione del codice del prodotto Microchip sono severamente vietati e possono violare il DigitalMillennium Copyright Act.
- Né Microchip né alcun altro produttore di semiconduttori può garantire la sicurezza del suo codice. La protezione del codice non significa che stiamo garantendo che il prodotto sia "indistruttibile". La protezione del codice è in continua evoluzione. Microchip si impegna a migliorare costantemente le funzionalità di protezione del codice dei nostri prodotti.
Avviso legale (fai una domanda)
Questa pubblicazione e le informazioni qui contenute possono essere utilizzate solo con i prodotti Microchip, anche per progettare, testare e integrare i prodotti Microchip con la vostra applicazione. L'uso di queste informazioni in qualsiasi altro modo viola questi termini. Le informazioni relative alle applicazioni del dispositivo sono fornite solo per comodità dell'utente e possono essere sostituite da aggiornamenti. È tua responsabilità assicurarti che la tua applicazione soddisfi le tue specifiche. Contatta l'ufficio vendite Microchip locale per ulteriore assistenza o ottieni ulteriore assistenza all'indirizzo www.microchip.com/en-us/support/design-help/ servizi-di-supporto-clienti. QUESTE INFORMAZIONI SONO FORNITE DA MICROCHIP “COSÌ COME SONO”. MICROCHIP NON FORNISCE ALCUNA DICHIARAZIONE O GARANZIA DI ALCUN TIPO, ESPRESSA O IMPLICITA, SCRITTA O ORALE, LEGALE O ALTRO, IN RELAZIONE ALLE INFORMAZIONI INCLUSE MA NON LIMITATE A GARANZIE IMPLICITE DI NON VIOLAZIONE, COMMERCIABILITÀ E IDONEITÀ PER UNO SCOPO PARTICOLARE O GARANZIE IN RELAZIONE ALLE SUE CONDIZIONI, QUALITÀ O PRESTAZIONI. IN NESSUN CASO MICROCHIP SARÀ RESPONSABILE PER QUALSIASI PERDITA, DANNO, COSTO O SPESA INDIRETTI, SPECIALI, PUNITIVI, INCIDENTALI O CONSEQUENZIALI DI QUALSIASI TIPO RELATIVI ALLE INFORMAZIONI O AL SUO UTILIZZO, COMUNQUE CAUSATI, ANCHE SE MICROCHIP NE È STATA AVVISATA LA POSSIBILITA' OI DANNI SONO PREVEDIBILI? NELLA MISURA MASSIMA CONSENTITA DALLA LEGGE, LA TOTALE RESPONSABILITÀ DI MICROCHIP PER TUTTI I RECLAMI IN QUALSIASI MODO RELATIVI ALLE INFORMAZIONI O AL SUO UTILIZZO NON SUPERERÀ IL NUMERO DI TARIFFE, SE ESISTENTI, CHE HAI PAGATO DIRETTAMENTE A MICROCHIP PER LE INFORMAZIONI. L'uso dei dispositivi Microchip in applicazioni di supporto vitale e/o di sicurezza è interamente a rischio dell'acquirente, e l'acquirente accetta di difendere, indennizzare e tenere indenne Microchip da qualsiasi danno, pretesa, azione legale o spesa derivante da tale uso. Nessuna licenza viene concessa, implicitamente o in altro modo, ai sensi dei diritti di proprietà intellettuale di Microchip, salvo diversa indicazione.
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