MICROCHIP DDR AXI4 Arbiter

Panimula: Ang AXI4-Stream protocol standard ay gumagamit ng terminolohiya na Master at Slave. Ang katumbas na terminolohiya ng Microchip na ginamit sa dokumentong ito ay Initiator at Target, ayon sa pagkakabanggit.
Buod: Ang sumusunod na talahanayan ay nagbibigay ng buod ng mga katangian ng DDR AXI4 Arbiter.

Katangian	Halaga
Core na Bersyon	DDR AXI4 Arbiter v2.2
Mga Suportadong Pamilya ng Device	–
Sinusuportahang Paglilisensya sa Daloy ng Tool	–

Mga Tampok: Ang DDR AXI4 Arbiter ay may mga sumusunod na pangunahing tampok:

• Dapat na naka-install ang IP core sa IP Catalog ng Libero SoC software.
• Ang core ay na-configure, nabuo, at na-instantiate sa loob ng tool na SmartDesign para isama sa listahan ng proyekto ng Libero.

Paggamit at Pagganap ng Device:

Mga Detalye ng Device	Pamilya	Device	Mga mapagkukunan	Pagganap (MHz)
LUTs DFF RAMs LSRAM SRAM Math Blocks Chip Globals	PolarFire	MPF300T-1	5411 4202	266

Functional na Paglalarawan

Functional na Paglalarawan: Inilalarawan ng seksyong ito ang mga detalye ng pagpapatupad ng DDR_AXI4_Arbiter. Ipinapakita ng sumusunod na figure ang top-level na pin-out diagram ng DDR AXI4 Arbiter.

DDR_AXI4_Arbiter Parameter at Interface Signal

Mga Setting ng Configuration:
Ang mga setting ng pagsasaayos para sa DDR_AXI4_Arbiter ay hindi tinukoy sa dokumentong ito.

Mga Signal ng Input at Output:
Ang input at output signal para sa DDR_AXI4_Arbiter ay hindi tinukoy sa dokumentong ito.

Mga Timing Diagram
Ang mga timing diagram para sa DDR_AXI4_Arbiter ay hindi tinukoy sa dokumentong ito.

Testbench

Simulation:
Ang mga detalye ng simulation para sa DDR_AXI4_Arbiter ay hindi tinukoy sa dokumentong ito.
Kasaysayan ng Pagbabago
Ang kasaysayan ng rebisyon para sa DDR_AXI4_Arbiter ay hindi tinukoy sa dokumentong ito.
Suporta sa Microchip FPGA
Ang Microchip FPGA Support information para sa DDR_AXI4_Arbiter ay hindi tinukoy sa dokumentong ito.

Mga Tagubilin sa Paggamit ng Produkto

1. I-install ang DDR AXI4 Arbiter v2.2 sa IP Catalog ng Libero SoC software.
2. I-configure, buuin at i-instantiate ang core sa loob ng tool na SmartDesign para maisama sa listahan ng proyekto ng Libero.

Panimula (Magtanong)

Ang mga alaala ay isang mahalagang bahagi ng anumang tipikal na video at graphics application. Ginagamit ang mga ito para sa pag-buffer ng buong mga frame ng video kapag ang lokal na memorya ng FPGA ay hindi sapat upang hawakan ang buong frame. Kapag maraming reads and writes ng mga video frame sa DDR, kakailanganin ng arbiter na mag-arbitrate sa pagitan ng maraming kahilingan. Ang DDR AXI4 Arbiter IP ay nagbibigay ng 8 write channel para magsulat ng mga frame buffer sa external DDR memory at 8 read channel para magbasa ng mga frame mula sa external memory. Ang arbitrasyon ay batay sa isang first-come, first-served basis. Kung magkasabay na mangyari ang dalawang kahilingan, uunahin ang channel na may mas mababang numero ng channel. Ang arbiter ay kumokonekta sa DDR controller IP sa pamamagitan ng AXI4 interface. Ang DDR AXI4 Arbiter ay nagbibigay ng AXI4 Initiator interface sa mga DDR on-chip controllers. Sinusuportahan ng arbiter ang hanggang walong write channel at walong read channel. Ang block ay nag-aarbitrate sa pagitan ng walong read channel upang magbigay ng access sa AXI read channel sa isang first-come, first-served na paraan. Ang block ay arbitrates sa pagitan ng walong write channels upang magbigay ng access sa AXI write channel sa isang first-come, first-served na paraan. Lahat ng walong read-and-write na channel ay may pantay na priyoridad. Ang interface ng AXI4 Initiator ng Arbiter IP ay maaaring i-configure para sa iba't ibang lapad ng data mula sa 64 bits hanggang 512 bits.
Mahalaga: Ang AXI4-Stream protocol standard ay gumagamit ng terminolohiya na "Master" at "Slave". Ang katumbas na terminolohiya ng Microchip na ginamit sa dokumentong ito ay Initiator at Target, ayon sa pagkakabanggit.
Buod (Magtanong)
Ang sumusunod na talahanayan ay nagbibigay ng buod ng mga katangian ng DDR AXI4 Arbiter.

Talahanayan 1. Mga Katangian ng DDR AXI4 Arbiter

Nalalapat ang dokumentong ito sa DDR AXI4 Arbiter v2.2.

• PolarFire® SoC
• PolarFire
• RTG4™
• IGLOO® 2
• SmartFusion® 2

Nangangailangan ng Libero® SoC v12.3 o mas bago na mga release. Maaaring gamitin ang IP sa RTL mode nang walang anumang lisensya. Para sa higit pang impormasyon, tingnan ang DDR_AXI4_Arbiter.

Mga Tampok (Magtanong)

Ang DDR AXI4 Arbiter ay may mga sumusunod na pangunahing tampok:

• Walong Sumulat ng mga channel
• Walong Basahin ang mga channel
• AXI4 Interface sa DDR controller
• Nako-configure ang lapad ng AXI4: 64, 128, 256, at 512 bits
• Nako-configure na Lapad ng Address: 32 hanggang 64 bits

Pagpapatupad ng IP Core sa Libero® Design Suite (Magtanong)
Dapat na naka-install ang IP core sa IP Catalog ng Libero SoC software. Awtomatikong na-install ito sa pamamagitan ng IP Catalog update function sa Libero SoC software, o ang IP core ay manu-manong dina-download mula sa catalog. Kapag na-install na ang IP core sa Libero SoC software IP Catalog, ang core ay na-configure, nabuo, at na-instantiate sa loob ng SmartDesign tool para isama sa listahan ng proyekto ng Libero.
Paggamit at Pagganap ng Device (Magtanong)
Inililista ng sumusunod na talahanayan ang paggamit ng device na ginamit para sa DDR_AXI4_Arbiter.
Talahanayan 2. DDR_AXI4_Arbiter Utilization

Device Mga Detalye		Mga mapagkukunan		Pagganap (MHz)	Mga RAM		Math Blocks	Chip Globals
Pamilya	Device	Mga LUT	DFF		LSRAM	μSRAM
PolarFire® SoC	MPFS250T-1	5411	4202	266	13	1	0	0
PolarFire	MPF300T-1	5411	4202	266	13	1	0	0
SmartFusion® 2	M2S150-1	5546	4309	192	15	1	0	0

Mahalaga:

• Kinukuha ang data sa naunang talahanayan gamit ang karaniwang synthesis at mga setting ng layout. Ang IP ay na-configure para sa walong write channel, walong read channel, address width ng 32 bit, at data width ng 512 bits configuration.
• Ang orasan ay pinipigilan sa 200 MHz habang pinapatakbo ang pagsusuri ng tiyempo upang makamit ang mga numero ng pagganap.

Functional na Paglalarawan (Magtanong)
Inilalarawan ng seksyong ito ang mga detalye ng pagpapatupad ng DDR_AXI4_Arbiter. Ipinapakita ng sumusunod na figure ang top-level na pin-out diagram ng DDR AXI4 Arbiter. Larawan 1-1. Top-Level Pin-Out Block Diagram para sa Native Arbiter Interface

Ang sumusunod na figure ay nagpapakita ng system-level block diagram ng DDR_AXI4_Arbiter sa Bus interface mode. Larawan 1-2. System-Level Block Diagram ng DDR_AXI4_Arbiter

Nati-trigger ang isang nabasang transaksyon sa pamamagitan ng pagtatakda ng mataas na signal ng input r(x)_req_i sa isang partikular na nabasang channel. Tumutugon ang arbiter sa pamamagitan ng pagkilala kapag handa na itong ibigay ang read request. Pagkatapos ay samples ang panimulang AXI address at binabasa ang laki ng pagsabog na input mula sa panlabas na initiator. Pinoproseso ng channel ang mga input at bubuo ng mga kinakailangang transaksyon ng AXI upang mabasa ang data mula sa memorya ng DDR. Ang output ng read data mula sa arbiter ay karaniwan sa lahat ng nabasang channel. Sa panahon ng data read out, ang read data valid ng kaukulang channel ay tumataas. Ang pagtatapos ng nabasang transaksyon ay tinutukoy ng isang read-done na signal kapag ang lahat ng hiniling na byte ay ipinadala. Katulad ng isang read transaction, ang isang write transaction ay na-trigger sa pamamagitan ng pagtatakda ng input signal w(x)_req_i high. Kasama ng signal ng kahilingan, ang write start address at ang burst length ay dapat ibigay sa panahon ng kahilingan. Kapag ang arbiter ay magagamit upang ibigay ang nakasulat na kahilingan, ito ay tumugon sa pamamagitan ng pagpapadala ng signal ng pagkilala sa kaukulang channel. Pagkatapos ay kailangang ibigay ng user ang write data kasama ang data-valid na signal sa channel. Dapat tumugma ang bilang ng mga orasan ang data valid high period sa burst length. Kinukumpleto ng arbiter ang write operation at itinatakda ang write done signal na mataas na nagsasaad ng pagkumpleto ng write transaction.
DDR_AXI4_Arbiter Parameter at Interface Signal (Magtanong)
Tinatalakay ng seksyong ito ang mga parameter sa DDR_AXI4_Arbiter GUI configurator at mga signal ng I/O.
2.1 Mga Setting ng Configuration (Magtanong)
Inililista ng sumusunod na talahanayan ang paglalarawan ng mga parameter ng pagsasaayos na ginamit sa pagpapatupad ng hardware ng DDR_AXI4_Arbiter. Ito ay mga generic na parameter at maaaring iba-iba ayon sa pangangailangan ng application.

Talahanayan 2-1. Parameter ng Configuration

Signal Pangalan	Paglalarawan
AXI ID Lapad	Tinutukoy ang lapad ng AXI ID.
Lapad ng Data ng AXI	Tinutukoy ang lapad ng data ng AXI.
Lapad ng Address ng AXI	Tinutukoy ang lapad ng AXI address
Bilang ng mga nabasang channel	Mga opsyon upang piliin ang kinakailangang bilang ng mga channel sa pagsusulat mula sa drop-down na menu mula sa isang channel hanggang sa walong channel sa pagsusulat.
Bilang ng mga channel ng Sumulat	Mga opsyon upang piliin ang kinakailangang bilang ng mga nabasang channel mula sa drop-down na menu mula sa isang channel hanggang walong nabasang channel.
AXI4_SELECTION	Mga opsyon upang pumili sa pagitan ng AXI4_MASTER at AXI4_MIRRORED_SLAVE.
Interface ng Arbiter	Pagpipilian upang piliin ang interface ng bus.

Mga Signal ng Input at Output (Magtanong)
Inililista ng sumusunod na talahanayan ang mga input at output port ng interface ng DDR AXI4 Arbiter para sa Bus.
Talahanayan 2-2. Mga Input at Output Port para sa Interface ng Arbiter Bus

Signal Pangalan	Direksyon	Lapad	Paglalarawan
reset_i	Input	—	Active Low asynchronous reset signal sa disenyo
sys_ckl_i	Input	—	Oras ng system
ddr_ctrl_ready_i	Input	—	Tumatanggap ng handa na Input signal mula sa controller ng DDR
ARVALID_I_0	Input	—	Basahin ang kahilingan mula sa read channel 0
ARSIZE_I_0	Input	8 bits	basahin ang laki ng pagsabog mula sa nabasang channel 0
ARADDR_I_0	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 0
ARREADY_O_0	Output	—	Ang pagkilala ng arbiter upang basahin ang kahilingan mula sa read channel 0
RVALID_O_0	Output	—	Basahin ang data na wasto mula sa read channel 0
RDATA_O_0	Output	[AXI_DATA_WIDTH-1 : 0]	Basahin ang data mula sa nabasang channel 0
RLAST_O_0	Output	—	Basahin ang dulo ng signal ng frame mula sa read channel 0
BUSER_O_r0	Output	—	Basahin ang pagkumpleto upang basahin ang channel 0
ARVALID_I_1	Input	—	Basahin ang kahilingan mula sa read channel 1
ARSIZE_I_1	Input	8 bits	Basahin ang laki ng pagsabog mula sa nabasang channel 1
ARADDR_I_1	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 1
ARREADY_O_1	Output	—	Ang pagkilala ng arbiter upang basahin ang kahilingan mula sa read channel 1
RVALID_O_1	Output	—	Basahin ang data na wasto mula sa read channel 1
RDATA_O_1	Output	[AXI_DATA_WIDTH-1 : 0]	Basahin ang data mula sa nabasang channel 1
RLAST_O_1	Output	—	Basahin ang dulo ng signal ng frame mula sa read channel 1
BUSER_O_r1	Output	—	Basahin ang pagkumpleto upang basahin ang channel 1
ARVALID_I_2	Input	—	Basahin ang kahilingan mula sa read channel 2

………..patuloy
Signal Pangalan	Direksyon	Lapad	Paglalarawan
ARSIZE_I_2	Input	8 bits	Basahin ang laki ng pagsabog mula sa nabasang channel 2
ARADDR_I_2	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 2
ARREADY_O_2	Output	—	Ang pagkilala ng arbiter upang basahin ang kahilingan mula sa read channel 2
RVALID_O_2	Output	—	Basahin ang data na wasto mula sa read channel 2
RDATA_O_2	Output	[AXI_DATA_WIDTH-1 : 0]	Basahin ang data mula sa nabasang channel 2
RLAST_O_2	Output	—	Basahin ang dulo ng signal ng frame mula sa read channel 2
BUSER_O_r2	Output	—	Basahin ang pagkumpleto upang basahin ang channel 2
ARVALID_I_3	Input	—	Basahin ang kahilingan mula sa read channel 3
ARSIZE_I_3	Input	8 bits	Basahin ang laki ng pagsabog mula sa nabasang channel 3
ARADDR_I_3	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 3
ARREADY_O_3	Output	—	Ang pagkilala ng arbiter upang basahin ang kahilingan mula sa read channel 3
RVALID_O_3	Output	—	Basahin ang data na wasto mula sa read channel 3
RDATA_O_3	Output	[AXI_DATA_WIDTH-1 : 0]	Basahin ang data mula sa nabasang channel 3
RLAST_O_3	Output	—	Basahin ang dulo ng signal ng frame mula sa read channel 3
BUSER_O_r3	Output	—	Basahin ang pagkumpleto upang basahin ang channel 3
ARVALID_I_4	Input	—	Basahin ang kahilingan mula sa read channel 4
ARSIZE_I_4	Input	8 bits	Basahin ang laki ng pagsabog mula sa nabasang channel 4
ARADDR_I_4	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 4
ARREADY_O_4	Output	—	Ang pagkilala ng arbiter upang basahin ang kahilingan mula sa read channel 4
RVALID_O_4	Output	—	Basahin ang data na wasto mula sa read channel 4
RDATA_O_4	Output	[AXI_DATA_WIDTH-1 : 0]	Basahin ang data mula sa nabasang channel 4
RLAST_O_4	Output	—	Basahin ang dulo ng signal ng frame mula sa read channel 4
BUSER_O_r4	Output	—	Basahin ang pagkumpleto upang basahin ang channel 4
ARVALID_I_5	Input	—	Basahin ang kahilingan mula sa read channel 5
ARSIZE_I_5	Input	8 bits	Basahin ang laki ng pagsabog mula sa nabasang channel 5
ARADDR_I_5	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 5
ARREADY_O_5	Output	—	Ang pagkilala ng arbiter upang basahin ang kahilingan mula sa read channel 5
RVALID_O_5	Output	—	Basahin ang data na wasto mula sa read channel 5
RDATA_O_5	Output	[AXI_DATA_WIDTH-1 : 0]	Basahin ang data mula sa nabasang channel 5
RLAST_O_5	Output	—	Basahin ang dulo ng signal ng frame mula sa read channel 5
BUSER_O_r5	Output	—	Basahin ang pagkumpleto upang basahin ang channel 5
ARVALID_I_6	Input	—	Basahin ang kahilingan mula sa read channel 6
ARSIZE_I_6	Input	8 bits	Basahin ang laki ng pagsabog mula sa nabasang channel 6
ARADDR_I_6	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 6
ARREADY_O_6	Output	—	Ang pagkilala ng arbiter upang basahin ang kahilingan mula sa read channel 6
RVALID_O_6	Output	—	Basahin ang data na wasto mula sa read channel 6
RDATA_O_6	Output	[AXI_DATA_WIDTH-1 : 0]	Basahin ang data mula sa nabasang channel 6
RLAST_O_6	Output	—	Basahin ang dulo ng signal ng frame mula sa read channel 6

………..patuloy
Signal Pangalan	Direksyon	Lapad	Paglalarawan
BUSER_O_r6	Output	—	Basahin ang pagkumpleto upang basahin ang channel 6
ARVALID_I_7	Input	—	Basahin ang kahilingan mula sa read channel 7
ARSIZE_I_7	Input	8 bits	Basahin ang laki ng pagsabog mula sa nabasang channel 7
ARADDR_I_7	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 7
ARREADY_O_7	Output	—	Ang pagkilala ng arbiter upang basahin ang kahilingan mula sa read channel 7
RVALID_O_7	Output	—	Basahin ang data na wasto mula sa read channel 7
RDATA_O_7	Output	[AXI_DATA_WIDTH-1 : 0]	Basahin ang data mula sa nabasang channel 7
RLAST_O_7	Output	—	Basahin ang dulo ng signal ng frame mula sa read channel 7
BUSER_O_r7	Output	—	Basahin ang pagkumpleto upang basahin ang channel 7
AWSIZE_I_0	Input	8 bits	Isulat ang laki ng pagsabog para sa write channel 0
WDATA_I_0	Input	[AXI_DATA_WIDTH-1:0]	Data ng video Input para isulat ang channel 0
WVALID_I_0	Input	—	Sumulat ng data na wasto upang magsulat ng channel 0
AWVALID_I_0	Input	—	Sumulat ng kahilingan mula sa write channel 0
AWADDR_I_0	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 0
AWREADY_O_0	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa write channel 0
BUSER_O_0	Output	—	Pagkumpleto ng pagsulat upang magsulat ng channel 0
AWSIZE_I_1	Input	8 bits	Isulat ang laki ng pagsabog para sa write channel 1
WDATA_I_1	Input	[AXI_DATA_WIDTH-1:0]	Data ng video Input para isulat ang channel 1
WVALID_I_1	Input	—	Sumulat ng data na wasto upang magsulat ng channel 1
AWVALID_I_1	Input	—	Sumulat ng kahilingan mula sa write channel 1
AWADDR_I_1	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 1
AWREADY_O_1	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa write channel 1
BUSER_O_1	Output	—	Pagkumpleto ng pagsulat upang magsulat ng channel 1
AWSIZE_I_2	Input	8 bits	Isulat ang laki ng pagsabog para sa write channel 2
WDATA_I_2	Input	[AXI_DATA_WIDTH-1:0]	Data ng video Input para isulat ang channel 2
WVALID_I_2	Input	—	Sumulat ng data na wasto upang magsulat ng channel 2
AWVALID_I_2	Input	—	Sumulat ng kahilingan mula sa write channel 2
AWADDR_I_2	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 2
AWREADY_O_2	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa write channel 2
BUSER_O_2	Output	—	Pagkumpleto ng pagsulat upang magsulat ng channel 2
AWSIZE_I_3	Input	8 bits	Isulat ang laki ng pagsabog para sa write channel 3
WDATA_I_3	Input	[AXI_DATA_WIDTH-1:0]	Data ng video Input para isulat ang channel 3
WVALID_I_3	Input	—	Sumulat ng data na wasto upang magsulat ng channel 3
AWVALID_I_3	Input	—	Sumulat ng kahilingan mula sa write channel 3
AWADDR_I_3	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 3
AWREADY_O_3	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa write channel 3
BUSER_O_3	Output	—	Pagkumpleto ng pagsulat upang magsulat ng channel 3
AWSIZE_I_4	Input	8 bits	Isulat ang laki ng pagsabog para sa write channel 4

………..patuloy
Signal Pangalan	Direksyon	Lapad	Paglalarawan
WDATA_I_4	Input	[AXI_DATA_WIDTH-1:0]	Data ng video Input para isulat ang channel 4
WVALID_I_4	Input	—	Sumulat ng data na wasto upang magsulat ng channel 4
AWVALID_I_4	Input	—	Sumulat ng kahilingan mula sa write channel 4
AWADDR_I_4	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 4
AWREADY_O_4	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa write channel 4
BUSER_O_4	Output	—	Pagkumpleto ng pagsulat upang magsulat ng channel 4
AWSIZE_I_5	Input	8 bits	Isulat ang laki ng pagsabog para sa write channel 5
WDATA_I_5	Input	[AXI_DATA_WIDTH-1:0]	Data ng video Input para isulat ang channel 5
WVALID_I_5	Input	—	Sumulat ng data na wasto upang magsulat ng channel 5
AWVALID_I_5	Input	—	Sumulat ng kahilingan mula sa write channel 5
AWADDR_I_5	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 5
AWREADY_O_5	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa write channel 5
BUSER_O_5	Output	—	Pagkumpleto ng pagsulat upang magsulat ng channel 5
AWSIZE_I_6	Input	8 bits	Isulat ang laki ng pagsabog para sa write channel 6
WDATA_I_6	Input	[AXI_DATA_WIDTH-1:0]	Data ng video Input para isulat ang channel 6
WVALID_I_6	Input	—	Sumulat ng data na wasto upang magsulat ng channel 6
AWVALID_I_6	Input	—	Sumulat ng kahilingan mula sa write channel 6
AWADDR_I_6	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 6
AWREADY_O_6	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa write channel 6
BUSER_O_6	Output	—	Pagkumpleto ng pagsulat upang magsulat ng channel 6
AWSIZE_I_7	Input	8 bits	Isulat ang laki ng pagsabog mula sa write channel 7
WDATA_I_7	Input	[AXI_DATA_WIDTH-1:0]	Data ng video Input para isulat ang channel 7
WVALID_I_7	Input	—	Sumulat ng data na wasto upang magsulat ng channel 7
AWVALID_I_7	Input	—	Sumulat ng kahilingan mula sa write channel 7
AWADDR_I_7	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 7
AWREADY_O_7	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa write channel 7
BUSER_O_7	Output	—	Pagkumpleto ng pagsulat upang magsulat ng channel 7

Inililista ng sumusunod na talahanayan ang mga input at output port ng DDR AXI4 Arbiter para sa katutubong interface.
Talahanayan 2-3. Mga Input at Output Port para sa Native Arbiter Interface

Signal Pangalan	Direksyon	Lapad	Paglalarawan
reset_i	Input	—	Aktibong mababang asynchronous na pag-reset ng signal sa disenyo
sys_clk_i	Input	—	Oras ng system
ddr_ctrl_ready_i	Input	—	Tumatanggap ng handa na input signal mula sa DDR controller
r0_req_i	Input	—	Basahin ang kahilingan mula sa initiator 0
r0_burst_size_i	Input	8 bits	Basahin ang laki ng pagsabog
r0_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 0
r0_ack_o	Output	—	Pagkilala ng arbiter na basahin ang kahilingan mula sa nagpasimula 0

………..patuloy
Signal Pangalan	Direksyon	Lapad	Paglalarawan
r0_data_valid_o	Output	—	Basahin ang data na wasto mula sa read channel 0
r0_done_o	Output	—	Basahin ang pagkumpleto sa initiator 0
r1_req_i	Input	—	Basahin ang kahilingan mula sa initiator 1
r1_burst_size_i	Input	8 bits	Basahin ang laki ng pagsabog
r1_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 1
r1_ack_o	Output	—	Pagkilala ng arbiter na basahin ang kahilingan mula sa nagpasimula 1
r1_data_valid_o	Output	—	Basahin ang data na wasto mula sa read channel 1
r1_done_o	Output	—	Basahin ang pagkumpleto sa initiator 1
r2_req_i	Input	—	Basahin ang kahilingan mula sa initiator 2
r2_burst_size_i	Input	8 bits	Basahin ang laki ng pagsabog
r2_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 2
r2_ack_o	Output	—	Pagkilala ng arbiter na basahin ang kahilingan mula sa nagpasimula 2
r2_data_valid_o	Output	—	Basahin ang data na wasto mula sa read channel 2
r2_done_o	Output	—	Basahin ang pagkumpleto sa initiator 2
r3_req_i	Input	—	Basahin ang kahilingan mula sa initiator 3
r3_burst_size_i	Input	8 bits	Basahin ang laki ng pagsabog
r3_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 3
r3_ack_o	Output	—	Pagkilala ng arbiter na basahin ang kahilingan mula sa nagpasimula 3
r3_data_valid_o	Output	—	Basahin ang data na wasto mula sa read channel 3
r3_done_o	Output	—	Basahin ang pagkumpleto sa initiator 3
r4_req_i	Input	—	Basahin ang kahilingan mula sa initiator 4
r4_burst_size_i	Input	8 bits	Basahin ang laki ng pagsabog
r4_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 4
r4_ack_o	Output	—	Pagkilala ng arbiter na basahin ang kahilingan mula sa nagpasimula 4
r4_data_valid_o	Output	—	Basahin ang data na wasto mula sa read channel 4
r4_done_o	Output	—	Basahin ang pagkumpleto sa initiator 4
r5_req_i	Input	—	Basahin ang kahilingan mula sa initiator 5
r5_burst_size_i	Input	8 bits	Basahin ang laki ng pagsabog
r5_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 5
r5_ack_o	Output	—	Pagkilala ng arbiter na basahin ang kahilingan mula sa nagpasimula 5
r5_data_valid_o	Output	—	Basahin ang data na wasto mula sa read channel 5
r5_done_o	Output	—	Basahin ang pagkumpleto sa initiator 5
r6_req_i	Input	—	Basahin ang kahilingan mula sa initiator 6
r6_burst_size_i	Input	8 bits	Basahin ang laki ng pagsabog
r6_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 6
r6_ack_o	Output	—	Pagkilala ng arbiter na basahin ang kahilingan mula sa nagpasimula 6
r6_data_valid_o	Output	—	Basahin ang data na wasto mula sa read channel 6
r6_done_o	Output	—	Basahin ang pagkumpleto sa initiator 6
r7_req_i	Input	—	Basahin ang kahilingan mula sa initiator 7
r7_burst_size_i	Input	8 bits	Basahin ang laki ng pagsabog

………..patuloy
Signal Pangalan	Direksyon	Lapad	Paglalarawan
r7_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang simulan ang pagbabasa para sa read channel 7
r7_ack_o	Output	—	Pagkilala ng arbiter na basahin ang kahilingan mula sa nagpasimula 7
r7_data_valid_o	Output	—	Basahin ang data na wasto mula sa read channel 7
r7_done_o	Output	—	Basahin ang pagkumpleto sa initiator 7
rdata_o	Output	[AXI_DATA_WIDTH – 1:0]	Output ng data ng video mula sa nabasang channel
w0_burst_size_i	Input	8 bits	Sumulat ng laki ng pagsabog
w0_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Input ng data ng video para isulat ang channel 0
w0_data_valid_i	Input	—	Sumulat ng data na wasto upang magsulat ng channel 0
w0_req_i	Input	—	Sumulat ng kahilingan mula sa initiator 0
w0_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 0
w0_ack_o	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa nagpasimula 0
w0_done_o	Output	—	Isulat ang pagkumpleto sa initiator 0
w1_burst_size_i	Input	8 bits	Sumulat ng laki ng pagsabog
w1_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Input ng data ng video para isulat ang channel 1
w1_data_valid_i	Input	—	Sumulat ng data na wasto upang magsulat ng channel 1
w1_req_i	Input	—	Sumulat ng kahilingan mula sa initiator 1
w1_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 1
w1_ack_o	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa nagpasimula 1
w1_done_o	Output	—	Isulat ang pagkumpleto sa initiator 1
w2_burst_size_i	Input	8 bits	Sumulat ng laki ng pagsabog
w2_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Input ng data ng video para isulat ang channel 2
w2_data_valid_i	Input	—	Sumulat ng data na wasto upang magsulat ng channel 2
w2_req_i	Input	—	Sumulat ng kahilingan mula sa initiator 2
w2_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 2
w2_ack_o	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa nagpasimula 2
w2_done_o	Output	—	Isulat ang pagkumpleto sa initiator 2
w3_burst_size_i	Input	8 bits	Sumulat ng laki ng pagsabog
w3_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Input ng data ng video para isulat ang channel 3
w3_data_valid_i	Input	—	Sumulat ng data na wasto upang magsulat ng channel 3
w3_req_i	Input	—	Sumulat ng kahilingan mula sa initiator 3
w3_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 3
w3_ack_o	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa nagpasimula 3
w3_done_o	Output	—	Isulat ang pagkumpleto sa initiator 3
w4_burst_size_i	Input	8 bits	Sumulat ng laki ng pagsabog
w4_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Input ng data ng video para isulat ang channel 4
w4_data_valid_i	Input	—	Sumulat ng data na wasto upang magsulat ng channel 4
w4_req_i	Input	—	Sumulat ng kahilingan mula sa initiator 4
w4_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 4

………..patuloy
Signal Pangalan	Direksyon	Lapad	Paglalarawan
w4_ack_o	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa nagpasimula 4
w4_done_o	Output	—	Isulat ang pagkumpleto sa initiator 4
w5_burst_size_i	Input	8 bits	Sumulat ng laki ng pagsabog
w5_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Input ng data ng video para isulat ang channel 5
w5_data_valid_i	Input	—	Sumulat ng data na wasto upang magsulat ng channel 5
w5_req_i	Input	—	Sumulat ng kahilingan mula sa initiator 5
w5_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 5
w5_ack_o	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa nagpasimula 5
w5_done_o	Output	—	Isulat ang pagkumpleto sa initiator 5
w6_burst_size_i	Input	8 bits	Sumulat ng laki ng pagsabog
w6_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Input ng data ng video para isulat ang channel 6
w6_data_valid_i	Input	—	Sumulat ng data na wasto upang magsulat ng channel 6
w6_req_i	Input	—	Sumulat ng kahilingan mula sa initiator 6
w6_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 6
w6_ack_o	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa nagpasimula 6
w6_done_o	Output	—	Isulat ang pagkumpleto sa initiator 6
w7_burst_size_i	Input	8 bits	Sumulat ng laki ng pagsabog
w7_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Input ng data ng video para isulat ang channel 7
w7_data_valid_i	Input	—	Sumulat ng data na wasto upang magsulat ng channel 7
w7_req_i	Input	—	Sumulat ng kahilingan mula sa initiator 7
w7_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR address kung saan kailangang magsulat mula sa write channel 7
w7_ack_o	Output	—	Pagkilala ng arbiter upang magsulat ng kahilingan mula sa nagpasimula 7
w7_done_o	Output	—	Isulat ang pagkumpleto sa initiator 7
Mga Senyales ng AXI I/F
Basahin ang Address Channel
tigang_o	Output	[AXI_ID_WIDTH – 1:0]	Basahin ang address ID. Pagkakakilanlan tag para sa read address group ng mga signal.
araddr_o	Output	[AXI_ADDR_WIDTH – 1:0]	Basahin ang address. Nagbibigay ng paunang address ng isang read burst na transaksyon. Tanging ang panimulang address ng pagsabog ang ibinigay.
arlen_o	Output	[7:0]	Haba ng pagsabog. Nagbibigay ng eksaktong bilang ng mga paglilipat sa isang pagsabog. Tinutukoy ng impormasyong ito ang bilang ng mga paglilipat ng data na nauugnay sa address.
arsize_o	Output	[2:0]	Laki ng pagsabog. Laki ng bawat paglipat sa pagsabog.
arburst_o	Output	[1:0]	Uri ng pagsabog. Kasama ang impormasyon ng laki, mga detalye kung paano kinakalkula ang address para sa bawat paglipat sa loob ng pagsabog. Naayos sa 2'b01 à Incremental address burst.
arlock_o	Output	[1:0]	Uri ng lock. Nagbibigay ng karagdagang impormasyon tungkol sa mga atomic na katangian ng paglilipat. Naayos sa 2'b00 à Normal Access.

………..patuloy
Signal Pangalan	Direksyon	Lapad	Paglalarawan
arcache_o	Output	[3:0]	Uri ng cache. Nagbibigay ng karagdagang impormasyon tungkol sa mga naka-cache na katangian ng paglilipat. Naayos sa 4'b0000 à Non-cacheable at non-bufferable.
arprot_o	Output	[2:0]	Uri ng proteksyon. Nagbibigay ng impormasyon ng yunit ng proteksyon para sa transaksyon. Naayos sa 3'b000 à Normal, secure na pag-access ng data.
arvalid_o	Output	—	Basahin ang address na wasto. Kapag HIGH, ang read address at control information ay wasto at mananatiling mataas hanggang ang address ay kilalanin ang signal, handa na, ay mataas. 1 = Wasto ang impormasyon ng address at kontrol 0 = Hindi wasto ang impormasyon ng address at kontrol
handa na_o	Input	—	Read address ready na. Ang target ay handa nang tumanggap ng isang address at nauugnay na mga signal ng kontrol. 1 = handa na ang target 0 = hindi pa handa ang target
Basahin ang Data Channel
palayasin	Input	[AXI_ID_WIDTH – 1:0]	Basahin ang ID tag. ID tag ng read data group ng mga signal. Ang rid value ay nabuo ng target at dapat tumugma sa tigang na halaga ng binasang transaksyon kung saan ito tumutugon.
rdata	Input	[AXI_DATA_WIDTH – 1:0]	Basahin ang data
rresp	Input	[1:0]	Basahin ang tugon. Ang katayuan ng read transfer. Ang mga pinapayagang tugon ay OKAY, EXOKAY, SLVERR, at DECERR.
pinakahuli	Input	—	Huling basahin. Huling paglipat sa isang read burst.
rvalid	Input	—	Basahin ang wasto. Available ang kinakailangang read data at maaaring makumpleto ang read transfer. 1 = basahin ang data na magagamit 0 = hindi available ang read data
handa na	Output	—	Read ready. Maaaring tanggapin ng Initiator ang nabasang data at impormasyon sa pagtugon. 1= initiator handa na 0 = hindi handa ang initiator
Sumulat ng Address Channel
awid	Output	[AXI_ID_WIDTH – 1:0]	Sumulat ng address ID. Pagkakakilanlan tag para sa write address group ng mga signal.
awarddr	Output	[AXI_ADDR_WIDTH – 1:0]	Sumulat ng address. Nagbibigay ng address ng unang paglilipat sa isang write burst na transaksyon. Ang mga nauugnay na signal ng kontrol ay ginagamit upang matukoy ang mga address ng mga natitirang paglilipat sa pagsabog.
awlen	Output	[7:0]	Haba ng pagsabog. Nagbibigay ng eksaktong bilang ng mga paglilipat sa isang pagsabog. Tinutukoy ng impormasyong ito ang bilang ng mga paglilipat ng data na nauugnay sa address.
awsize	Output	[2:0]	Laki ng pagsabog. Laki ng bawat paglipat sa pagsabog. Ang mga byte lane strobe ay eksaktong nagpapahiwatig kung aling mga byte lane ang ia-update.
awburst	Output	[1:0]	Uri ng pagsabog. Kasama ang impormasyon ng laki, mga detalye kung paano kinakalkula ang address para sa bawat paglipat sa loob ng pagsabog. Naayos sa 2'b01 à Incremental address burst.

………..patuloy
Signal Pangalan	Direksyon	Lapad	Paglalarawan
awlock	Output	[1:0]	Uri ng lock. Nagbibigay ng karagdagang impormasyon tungkol sa mga atomic na katangian ng paglilipat. Naayos sa 2'b00 à Normal Access.
awcache	Output	[3:0]	Uri ng cache. Isinasaad ang bufferable, cacheable, write-through, write-back, at allocate na mga katangian ng transaksyon. Naayos sa 4'b0000 à Non-cacheable at non-bufferable.
awprot	Output	[2:0]	Uri ng proteksyon. Isinasaad ang normal, may pribilehiyo, o secure na antas ng proteksyon ng transaksyon at kung ang transaksyon ay isang pag-access sa data o isang pag-access sa pagtuturo. Naayos sa 3'b000 à Normal, secure na pag-access ng data.
awvalid	Output	—	Isulat ang address na wasto. Isinasaad na available ang wastong write address at control information. 1 = address at impormasyon ng kontrol na magagamit 0 = address at impormasyon ng kontrol ay hindi magagamit. Ang impormasyon ng address at kontrol ay mananatiling stable hanggang ang address ay kumikilala ng signal, kaagad, ay MATAAS.
nakahanda na	Input	—	Isulat ang address handa na. Isinasaad na ang target ay handa nang tumanggap ng isang address at nauugnay na mga signal ng kontrol. 1 = handa na ang target 0 = hindi pa handa ang target
Sumulat ng Data Channel
wdata	Output	[AXI_DATA_WIDTH – 1:0]	Sumulat ng data
wstrb	Output	[AXI_DATA_WIDTH – 8:0]	Sumulat ng mga strobe. Ang signal na ito ay nagpapahiwatig kung aling mga byte lane ang i-a-update sa memorya. Mayroong isang write strobe para sa bawat walong bits ng write data bus.
wlast	Output	—	Isulat ang huli. Huling paglipat sa isang write burst.
wvalid	Output	—	Isulat ang wasto. Available ang wastong data ng pagsulat at mga strobe. 1 = magsulat ng data at magagamit na mga strobe 0 = isulat ang data at hindi available ang mga strobe
makulit	Input	—	Isulat nang handa. Maaaring tanggapin ng target ang write data. 1 = handa na ang target 0 = hindi pa handa ang target
Sumulat ng Channel ng Tugon
bid	Input	[AXI_ID_WIDTH – 1:0]	ID ng tugon. Ang pagkakakilanlan tag ng isulat na tugon. Ang halaga ng bid ay dapat tumugma sa awid na halaga ng write transaction kung saan tumutugon ang target.
bresp	Input	[1:0]	Sumulat ng tugon. Status ng write transaction. Ang mga pinapayagang tugon ay OKAY, EXOKAY, SLVERR, at DECERR.
bvalid	Input	—	Isulat ang sagot na wasto. Available ang wastong tugon sa pagsulat. 1 = isulat ang sagot na magagamit 0 = hindi magagamit ang pagsulat ng tugon
bready	Output	—	Handa na ang tugon. Maaaring tanggapin ng pasimuno ang impormasyon ng pagtugon. 1 = handa na ang initiator 0 = hindi handa ang initiator

Mga Timing Diagram (Magtanong)
Tinatalakay ng seksyong ito ang DDR_AXI4_Arbiter timing diagram. Ang mga sumusunod na figure ay nagpapakita ng koneksyon ng read at write request input, starting memory address, write inputs mula sa external initiator, read o write acknowledgement, at read o write completion inputs na ibinigay ng arbiter.
Larawan 3-1. Timing Diagram para sa mga Signal na ginamit sa Pagsulat/Pagbasa sa pamamagitan ng AXI4 Interface

Testbench (Magtanong)
Ang pinag-isang testbench ay ginagamit upang i-verify at subukan ang DDR_AXI4_Arbiter na tinatawag bilang user testbench. Ibinibigay ang Testbench upang suriin ang functionality ng DDR_AXI4_Arbiter IP. Gumagana lang ang testbench na ito para sa dalawang read channel at dalawang write channel na may configuration ng Bus Interface.
 Simulation (Magtanong)
Ang mga sumusunod na hakbang ay naglalarawan kung paano gayahin ang core gamit ang testbench:

1. Buksan ang tab na Libero® SoC Catalog, palawakin ang Solutions-Video, i-double click ang DDR_AXI4_Arbiter, at pagkatapos ay i-click ang OK. Ang dokumentasyong nauugnay sa IP ay nakalista sa ilalim ng Dokumentasyon. Mahalaga: Kung hindi mo nakikita ang tab na Catalog, mag-navigate sa View > Windows menu at i-click ang Catalog upang gawin itong nakikita.

Larawan 4-1. DDR_AXI4_Arbiter IP Core sa Libero SoC Catalog

Lumilitaw ang window ng lumikha ng bahagi tulad ng ipinapakita sa sumusunod. I-click ang OK. Tiyakin na ang Pangalan ay DDR_AXI4_ARBITER_PF_C0.
Larawan 4-2. Lumikha ng Component

I-configure ang IP para sa 2 read channels, 2 write channels at piliin ang Bus Interface tulad ng ipinapakita sa sumusunod na figure at i-click ang OK upang bumuo ng IP.
Larawan 4-3. Configuration

Sa tab na Stimulus Hierarchy, piliin ang testbench (DDR_AXI4_ARBITER_PF_tb.v), i-right click at pagkatapos ay i-click ang Simulate Pre-Synth Design > Open Interactively.
Mahalaga: Kung hindi mo nakikita ang tab na Stimulus Hierarchy, mag-navigate sa View > Windows menu at i-click ang Stimulus Hierarchy upang gawin itong nakikita.
Larawan 4-4. Simulating Pre-Synthesis DesignAng ModelSim ay bubukas gamit ang testbench file, tulad ng ipinapakita sa sumusunod na figure.
Larawan 4-5. Window ng Simulation ng ModelSim

Mahalaga: Kung naantala ang simulation dahil sa limitasyon ng runtime na tinukoy sa .do file, gamitin ang run -all command para makumpleto ang simulation.
Kasaysayan ng Pagbabago (Magtanong)
Inilalarawan ng kasaysayan ng rebisyon ang mga pagbabagong ipinatupad sa dokumento. Ang mga pagbabago ay nakalista ayon sa rebisyon, simula sa pinakabagong publikasyon.
Talahanayan 5-1. Kasaysayan ng Pagbabago

Rebisyon	Petsa	Paglalarawan
A	04/2023	Ang sumusunod ay ang listahan ng mga pagbabago sa rebisyon A ng dokumento: • Inilipat ang dokumento sa template ng Microchip. • Na-update ang numero ng dokumento sa DS00004976A mula 50200950. • Idinagdag 4. Testbench.
2.0	—	Ang sumusunod ay ang listahan ng mga pagbabago sa rebisyon 2.0 ng dokumento: • Idinagdag Larawan 1-2. • Idinagdag Talahanayan 2-2. • Na-update ang mga pangalan ng ilang pangalan ng input at output signal sa Talahanayan 2-2.
1.0	—	Paunang Paglabas.

Suporta sa Microchip FPGA (Magtanong)
Ang grupo ng mga produkto ng Microchip FPGA ay sumusuporta sa mga produkto nito sa iba't ibang serbisyo ng suporta, kabilang ang Customer Service, Customer Technical Support Center, a website, at mga opisina sa pagbebenta sa buong mundo. Iminumungkahi ang mga customer na bisitahin ang mga online na mapagkukunan ng Microchip bago makipag-ugnayan sa suporta dahil malamang na nasagot na ang kanilang mga tanong. Makipag-ugnayan sa Technical Support Center sa pamamagitan ng website sa www.microchip.com/support. Banggitin ang FPGA Device Part number, piliin ang naaangkop na kategorya ng case, at i-upload ang disenyo files habang gumagawa ng kaso ng teknikal na suporta. Makipag-ugnayan sa Customer Service para sa hindi teknikal na suporta sa produkto, gaya ng pagpepresyo ng produkto, pag-upgrade ng produkto, na-update na impormasyon, status ng order, at awtorisasyon.

• Mula sa North America, tumawag sa 800.262.1060
• Mula sa ibang bahagi ng mundo, tumawag sa 650.318.4460
• Fax, mula saanman sa mundo, 650.318.8044

Impormasyon sa Microchip (Magtanong)

Ang Microchip Website (Magtanong ng Tanong)
Nagbibigay ang Microchip ng online na suporta sa pamamagitan ng aming website sa www.microchip.com/. Ito website ay ginagamit upang gumawa files at impormasyong madaling makuha ng mga customer. Ang ilan sa mga magagamit na nilalaman ay kinabibilangan ng:

• Suporta sa Produkto – Datasheet at errata, mga tala ng aplikasyon at sampmga programa, mapagkukunan ng disenyo, gabay sa gumagamit at mga dokumento ng suporta sa hardware, pinakabagong software release, at naka-archive na software
• Pangkalahatang Teknikal na Suporta – Mga Madalas Itanong (FAQ), mga kahilingan sa teknikal na suporta, mga online na grupo ng talakayan, listahan ng miyembro ng programa ng kasosyo sa disenyo ng Microchip
• Negosyo ng Microchip - Tagapili ng produkto at mga gabay sa pag-order, pinakabagong mga press release ng Microchip, isang listahan ng mga seminar at kaganapan, mga listahan ng mga opisina ng pagbebenta ng Microchip, mga distributor, at mga kinatawan ng pabrika

Serbisyong Abiso sa Pagbabago ng Produkto (Magtanong)
Nakakatulong ang serbisyo ng abiso sa pagbabago ng produkto ng Microchip na panatilihing napapanahon ang mga customer sa mga produkto ng Microchip. Makakatanggap ang mga subscriber ng mga abiso sa email sa tuwing may mga pagbabago, update, rebisyon o errata na nauugnay sa isang partikular na pamilya ng produkto o tool sa pag-develop ng interes. Upang magparehistro, pumunta sa www.microchip.com/pcn at sundin ang mga tagubilin sa pagpaparehistro.
Customer Support (Magtanong)
Ang mga gumagamit ng mga produkto ng Microchip ay maaaring makatanggap ng tulong sa pamamagitan ng ilang mga channel:

• Distributor o Kinatawan
• Lokal na Sales Office
• Naka-embed na Solutions Engineer (ESE)
• Teknikal na Suporta

Dapat makipag-ugnayan ang mga customer sa kanilang distributor, kinatawan o ESE para sa suporta. Available din ang mga lokal na opisina ng pagbebenta upang tulungan ang mga customer. Ang isang listahan ng mga opisina ng pagbebenta at mga lokasyon ay kasama sa dokumentong ito. Ang teknikal na suporta ay makukuha sa pamamagitan ng website sa: www.microchip.com/support.
Ang Microchip ay Gumawa ng Tampok na Proteksyon ng Code (Magtanong)
Tandaan ang mga sumusunod na detalye ng tampok na proteksyon ng code sa mga produkto ng Microchip:

• Ang mga produktong Microchip ay nakakatugon sa mga pagtutukoy na nakapaloob sa kanilang partikular na Microchip Data Sheet.
• Naniniwala ang Microchip na ang pamilya ng mga produkto nito ay ligtas kapag ginamit sa inilaan na paraan, sa loob ng mga pagtutukoy sa pagpapatakbo, at sa ilalim ng normal na mga kondisyon.
• Pinahahalagahan ng Microchip at agresibong pinoprotektahan ang mga karapatan sa intelektwal na pag-aari nito. Ang mga pagtatangkang labagin ang mga tampok na proteksyon ng code ng produkto ng Microchip ay mahigpit na ipinagbabawal at maaaring lumabag sa DigitalMillennium Copyright Act.
• Ni ang Microchip o anumang iba pang tagagawa ng semiconductor ay hindi magagarantiyahan ang seguridad ng code nito. Ang proteksyon ng code ay hindi nangangahulugan na ginagarantiya namin na ang produkto ay "hindi nababasag". Ang proteksyon ng code ay patuloy na umuunlad. Ang Microchip ay nakatuon sa patuloy na pagpapabuti ng mga tampok sa proteksyon ng code ng aming mga produkto.

Legal na Paunawa (Magtanong)
Ang publikasyong ito at ang impormasyon dito ay maaari lamang gamitin sa mga produkto ng Microchip, kabilang ang pagdidisenyo, pagsubok, at pagsasama ng mga produktong Microchip sa iyong aplikasyon. Ang paggamit ng impormasyong ito sa anumang iba pang paraan ay lumalabag sa mga tuntuning ito. Ang impormasyon tungkol sa mga application ng device ay ibinibigay lamang para sa iyong kaginhawahan at maaaring mapalitan ng mga update. Responsibilidad mong tiyaking natutugunan ng iyong aplikasyon ang iyong mga pagtutukoy. Makipag-ugnayan sa iyong lokal na opisina ng pagbebenta ng Microchip para sa karagdagang suporta o, kumuha ng karagdagang suporta sa www.microchip.com/en-us/support/design-help/ mga serbisyong-suporta sa kliyente. ANG IMPORMASYON NA ITO AY IBINIGAY NG MICROCHIP "AS IS". ANG MICROCHIP AY WALANG GINAWA NG MGA REPRESENTASYON O WARRANTY NG ANUMANG URI PALIWANAG O IPINAHIWATIG, NAKASULAT O BALIG, STATUTORY O IBA PA, NA KAUGNAY SA IMPORMASYON KASAMA NGUNIT HINDI LIMITADO SA ANUMANG IPINAHIWATIG NA WARRANTY NG HINDI, PAGKAKATAON, AT PAGKAKATAON O MGA WARRANTY KAUGNAY SA KUNDISYON, KALIDAD, O PAGGANAP NITO. HINDI MANANAGOT ANG MICROCHIP PARA SA ANUMANG INDIRECT, SPECIAL, PUNITIVE, INCIDENTAL, O CONSEQUENTIAL LOVE, PRESENT, COST, O EXPENS OF ANUMANG URI NA KAUGNAY SA IMPORMASYON O SA PAGGAMIT NITO, GAANO MAN, SANHI, KAHIT KAHIT NA MALI. ANG POSIBILIDAD O ANG MGA PINSALA AY MAKIKITA? HANGGANG SA BUONG SAKOT NA PINAHAYAGAN NG BATAS, ANG KABUUANG PANANAGUTAN NG MICROCHIP SA LAHAT NG MGA CLAIMS SA ANUMANG PARAAN NA KAUGNAY SA IMPORMASYON O ANG PAGGAMIT NITO AY HINDI HIGIT SA BILANG NG MGA BAYAD, KUNG MERON, NA DIREKTA NINYONG BINAYARAN SA MICROCHIP PARA SA IMPORMASYON. Ang paggamit ng mga aparatong Microchip sa suporta sa buhay at/o mga aplikasyong pangkaligtasan ay ganap na nasa panganib ng mamimili, at sumasang-ayon ang bumibili na ipagtanggol, bayaran at hawakan ang Microchip na hindi nakakapinsala sa anuman at lahat ng pinsala, paghahabol, paghahabla, o gastos na nagreresulta mula sa naturang paggamit. Walang mga lisensya na ibinibigay, implicitly o kung hindi man, sa ilalim ng anumang mga karapatan sa intelektwal na ari-arian ng Microchip maliban kung iba ang nakasaad.
Mga Trademark (Magtanong)
Ang pangalan at logo ng Microchip, ang logo ng Microchip, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron, at XMEGA ay mga rehistradong trademark ng Microchip Technology Incorporated sa USA at iba pang mga bansa. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet- Wire, SmartFusion, Ang SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, at ZL ay mga rehistradong trademark ng Microchip Technology Incorporated sa USA Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching , BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic na Average na Pagtutugma, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit SP Serial Program, IN-Circuit IC Intelligent Parallel, IntelliMOS, Inter-Chip Connectivity, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified na logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX , RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewAng Span, WiperLock, XpressConnect, at ZENA ay mga trademark ng Microchip Technology Incorporated sa USA at iba pang mga bansa. Ang SQTP ay isang marka ng serbisyo ng Microchip Technology Incorporated sa USA Ang logo ng Adaptec, Frequency on Demand, Silicon Storage Technology, at Symmcom ay mga rehistradong trademark ng Microchip Technology Inc. sa ibang mga bansa. Ang GestIC ay isang rehistradong trademark ng Microchip Technology Germany II GmbH & Co. KG, isang subsidiary ng Microchip Technology Inc., sa ibang mga bansa. Ang lahat ng iba pang trademark na binanggit dito ay pag-aari ng kani-kanilang kumpanya. © 2023, Microchip Technology Incorporated at mga subsidiary nito. Lahat ng Karapatan ay Nakalaan.
ISBN: 978-1-6683-2302-1 Quality Management System (Magtanong) Para sa impormasyon tungkol sa Quality Management System ng Microchip, mangyaring bisitahin ang www.microchip.com/quality.

Pandaigdigang Benta at Serbisyo

AMERIKA	ASIA/PACIFIC	ASIA/PACIFIC	EUROPE
Corporate Opisina 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Teknikal na Suporta: www.microchip.com/support Web Address: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Canada - Toronto Tel: 905-695-1980 Fax: 905-695-2078	Australia – Sydney Tel: 61-2-9868-6733 Tsina - Beijing Tel: 86-10-8569-7000 Tsina – Chengdu Tel: 86-28-8665-5511 Tsina – Chongqing Tel: 86-23-8980-9588 Tsina – Dongguan Tel: 86-769-8702-9880 Tsina - Guangzhou Tel: 86-20-8755-8029 Tsina - Hangzhou Tel: 86-571-8792-8115 China – Hong Kong SAR Tel: 852-2943-5100 Tsina – Nanjing Tel: 86-25-8473-2460 Tsina – Qingdao Tel: 86-532-8502-7355 Tsina - Shanghai Tel: 86-21-3326-8000 Tsina – Shenyang Tel: 86-24-2334-2829 Tsina - Shenzhen Tel: 86-755-8864-2200 Tsina - Suzhou Tel: 86-186-6233-1526 Tsina - Wuhan Tel: 86-27-5980-5300 Tsina – Xian Tel: 86-29-8833-7252 Tsina – Xiamen Tel: 86-592-2388138 Tsina – Zhuhai Tel: 86-756-3210040	India – Bangalore Tel: 91-80-3090-4444 India – New Delhi Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Japan – Osaka Tel: 81-6-6152-7160 Japan – Tokyo Tel: 81-3-6880-3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Seoul Tel: 82-2-554-7200 Malaysia - Kuala Lumpur Tel: 60-3-7651-7906 Malaysia – Penang Tel: 60-4-227-8870 Pilipinas – Maynila Tel: 63-2-634-9065 Singapore Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan – Taipei Tel: 886-2-2508-8600 Thailand – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Chi Minh Tel: 84-28-5448-2100	Austria – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Denmark – Copenhagen Tel: 45-4485-5910 Fax: 45-4485-2829 Finland – Espoo Tel: 358-9-4520-820 France - Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Alemanya – Garching Tel: 49-8931-9700 Alemanya – Haan Tel: 49-2129-3766400 Alemanya - Heilbronn Tel: 49-7131-72400 Alemanya - Karlsruhe Tel: 49-721-625370 Alemanya - Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Alemanya - Rosenheim Tel: 49-8031-354-560 Israel – Ra'anana Tel: 972-9-744-7705 Italya - Milan Tel: 39-0331-742611 Fax: 39-0331-466781 Italya - Padova Tel: 39-049-7625286 Netherlands – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norway - Trondheim Tel: 47-72884388 Poland - Warsaw Tel: 48-22-3325737 Romania – Bucharest Tel: 40-21-407-87-50 Espanya - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Sweden - Gothenberg Tel: 46-31-704-60-40 Sweden - Stockholm Tel: 46-8-5090-4654 UK – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

© 2023 Microchip Technology Inc. at mga subsidiary nito

Mga Dokumento / Mga Mapagkukunan

MICROCHIP DDR AXI4 Arbiter [pdf] Gabay sa Gumagamit DDR AXI4 Arbiter, DDR AXI4, Arbiter

Mga sanggunian

• User Manual