MICROCHIP DDR AXI4 Arbiter
Introduzione: U protocolu standard AXI4-Stream usa a terminologia Master è Slave. A terminologia equivalente Microchip utilizata in stu documentu hè Initiator è Target, rispettivamente.
Riassuntu: A tabella seguente furnisce un riassuntu di e caratteristiche di l'Arbiter DDR AXI4.
| Caratteristica | Valore |
|---|---|
| Versione Core | DDR AXI4 Arbiter v2.2 |
| Famiglie di Dispositivi Supportati | – |
| Licenza di Flussu di Strumenta Supportata | – |
Features: DDR AXI4 Arbiter hà e seguenti caratteristiche chjave:
- U core IP deve esse installatu à u Catalogu IP di u software Libero SoC.
- U core hè cunfiguratu, generatu è instantiatu in l'uttellu SmartDesign per l'inclusione in a lista di prughjetti Libero.
Utilizazione è prestazione di u dispositivu:
| Dettagli di u dispusitivu | Famiglia | Dispositivu | Risorse | Prestazione (MHz) |
|---|---|---|---|---|
| LUTs DFF RAM LSRAM SRAM Math Blocks Chip Globals | PolarFire | MPF300T-1 | 5411 4202 | 266 |
Descrizzione Funziunale
Descrizzione Funziunale: Questa sezione descrive i dettagli di implementazione di DDR_AXI4_Arbiter. A figura seguente mostra u diagramma di pin-out di primu livellu di l'Arbiter DDR AXI4.
DDR_AXI4_Arbiter Parameters and Interface Signals
Impostazioni di cunfigurazione:
I paràmetri di cunfigurazione per DDR_AXI4_Arbiter ùn sò micca specificati in stu documentu.
Segnali d'entrata è di uscite:
I signali di input è output per DDR_AXI4_Arbiter ùn sò micca specificati in stu documentu.
Diagrammi di u tempu
I diagrammi di timing per DDR_AXI4_Arbiter ùn sò micca specificati in stu documentu.
banc d'essai
Simulazione:
I dettagli di simulazione per DDR_AXI4_Arbiter ùn sò micca specificati in stu documentu.
Storia di rivisione
A storia di rivisione per DDR_AXI4_Arbiter ùn hè micca specificatu in stu documentu.
Supportu Microchip FPGA
L'infurmazione di supportu Microchip FPGA per DDR_AXI4_Arbiter ùn hè micca specificatu in stu documentu.
Istruzzioni per l'usu di u produttu
- Installa DDR AXI4 Arbiter v2.2 à u Catalogu IP di u software Libero SoC.
- Configurate, generà è istanziate u core in u strumentu SmartDesign per l'inclusione in a lista di prughjetti Libero.
Introduzione (Fate una quistione)
I ricordi sò una parte integrante di qualsiasi applicazione tipica di video è grafica. Sò usati per buffering frames video interi quandu a memoria lucale di a FPGA hè insufficiente per mantene u quadru sanu. Quandu ci sò parechje letture è scritte di frames video in DDR, un arbitru serà dumandatu à arbitrate trà parechje dumande. L'IP DDR AXI4 Arbiter furnisce 8 canali di scrittura per scrive buffer di frame in memoria DDR esterna è 8 canali di lettura per leghje frames da memoria esterna. L'arbitramentu hè basatu annantu à a basa di u primu arrivatu, u primu servitu. Se duie richieste si verificanu simultaneamente, u canale cù u numeru di canale più bassu hà a priorità. L'arbitre se connecte à l'IP du contrôleur DDR via l'interface AXI4. L'Arbiter DDR AXI4 furnisce una interfaccia AXI4 Initiator à i controller DDR in chip. L'arbitru supporta finu à ottu canali di scrittura è ottu canali di lettura. U bloccu arbitrate trà ottu canali di lettura per furnisce l'accessu à u canali di lettura AXI in una manera di primu arrivatu, primu servitu. U bloccu arbitrate trà ottu canali di scrittura per furnisce l'accessu à u canali di scrittura AXI in una manera di primu arrivatu, primu servitu. Tutti l'ottu canali di lettura è scrittura anu uguale priorità. L'interfaccia AXI4 Initiator di l'Arbiter IP pò esse cunfigurata per diverse larghezze di dati chì varienu da 64 bits à 512 bits.
Impurtante: U standard di protocolu AXI4-Stream usa a terminologia "Master" è "Slave". A terminologia equivalente Microchip utilizata in stu documentu hè Initiator è Target, rispettivamente.
Riassuntu (Fate una quistione)
A tabella seguente furnisce un riassuntu di e caratteristiche di l'Arbiter DDR AXI4.
Table 1. DDR AXI4 Arbiter Features
Ce document s'applique à DDR AXI4 Arbiter v2.2.
- SoC PolarFire®
- PolarFire
- RTG4™
- IGLOO® 2
- SmartFusion® 2
Richiede Libero® SoC v12.3 o versioni successive. L'IP pò esse usatu in modu RTL senza alcuna licenza. Per più infurmazione, vede DDR_AXI4_Arbiter.
Funzioni (Fate una quistione)
DDR AXI4 Arbiter hà e seguenti caratteristiche chjave:
- Ottu canali di scrittura
- Ottu canali di lettura
- Interfaccia AXI4 à u controller DDR
- Larghezza AXI4 cunfigurabile: 64, 128, 256 è 512 bit
- Larghezza di l'indirizzu cunfigurabile: da 32 à 64 bit
Implementazione di IP Core in Libero® Design Suite (Fate una quistione)
U core IP deve esse installatu à u Catalogu IP di u software Libero SoC. Questu hè stallatu automaticamente attraversu a funzione d'aghjurnamentu di u Catalogu IP in u software Libero SoC, o u core IP hè scaricatu manualmente da u catalogu. Una volta chì u core IP hè stallatu in u Catalogu IP di u software Libero SoC, u core hè cunfiguratu, generatu è instanziatu in u strumentu SmartDesign per l'inclusione in a lista di prughjetti Libero.
Utilizazione è Rendimentu di u Dispositivu (Fate una Quistione)
A tavula seguente lista l'utilizazione di u dispositivu utilizatu per DDR_AXI4_Arbiter.
Tabella 2. Utilizazione di DDR_AXI4_Arbiter
| Dispositivu Dettagli | Risorse | Prestazione (MHz) | RAM | Blocchi di matematica | Chip Globali | |||
| Famiglia | Dispositivu | LUT | DFF | LSRAM | μSRAM | |||
| SoC PolarFire® | MPFS250T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| PolarFire | MPF300T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| SmartFusion® 2 | M2S150-1 | 5546 | 4309 | 192 | 15 | 1 | 0 | 0 |
Impurtante:
- I dati in a tavula precedente sò catturati cù i paràmetri tipici di sintesi è layout. L'IP hè cunfiguratu per ottu canali di scrittura, ottu canali di lettura, larghezza di indirizzu di 32 bit, è larghezza di dati di cunfigurazione di 512 bit.
- U clock hè limitatu à 200 MHz mentre esegue l'analisi di u tempu per ottene i numeri di rendiment.
Descrizzione Funziunale (Fate una Quistione)
Questa sezione descrive i dettagli di implementazione di DDR_AXI4_Arbiter. A figura seguente mostra u diagramma di pin-out di primu livellu di l'Arbiter DDR AXI4. Figura 1-1. Diagramma di bloccu Pin-Out di livellu superiore per l'interfaccia nativa di l'arbitru
A figura seguente mostra u schema di bloccu à livellu di u sistema di u DDR_AXI4_Arbiter in u modu di interfaccia Bus. Figura 1-2. Schema di bloccu à livellu di sistema di DDR_AXI4_Arbiter
Una transazzione di lettura hè attivata mettendu u signale di input r(x)_req_i altu nantu à un canale di lettura particulare. L'arbitru risponde per ricunniscenza quandu hè prontu à serve a dumanda di lettura. Allora hè sampl'indirizzu AXI di partenza è leghje a dimensione di burst chì hè input da l'iniziatore esternu. U canali processa l'inputs è genera e transazzioni AXI necessarie per leghje e dati da a memoria DDR. L'output di dati di lettura da l'arbitru hè cumunu à tutti i canali di lettura. Durante a lettura di dati, i dati di lettura validi di u canali currispundenti sò in altu. A fine di a transazzione di lettura hè denotata da un signalu di lettura fattu quandu tutti i bytes richiesti sò mandati. Simile à una transazzione di lettura, una transazzione di scrittura hè attivata da u segnu di input w(x)_req_i altu. Inseme à u signale di a dumanda, l'indirizzu iniziale di scrittura è a durata di u burst deve esse furnitu durante a dumanda. Quandu l'arbitru hè dispunibule per u serviziu di a dumanda scritta, risponde mandendu un signalu di ricunniscenza à u canali currispundenti. Allora l'utilizatore hà da furnisce i dati di scrittura cù u signale validu di dati in u canali. U numaru di orologi u periodu altu di dati validu deve currisponde à a durata di u burst. L'arbitru compie l'operazione di scrittura è stabilisce u signale di scrittura fattu altu chì denota a cumpiimentu di a transazzione di scrittura.
DDR_AXI4_Arbiter Parameters and Interface Signals (Fate una quistione)
Questa sezione discute i paràmetri in u configuratore GUI DDR_AXI4_Arbiter è i signali I/O.
2.1 Impostazioni di cunfigurazione (Fate una quistione)
A tavula seguente lista a descrizzione di i paràmetri di cunfigurazione utilizati in l'implementazione hardware di DDR_AXI4_Arbiter. Quessi sò parametri generici è ponu esse variati secondu u requisitu di l'applicazione.
Table 2-1. Parametru di cunfigurazione
| Segnale Nome | Descrizzione |
| AXI ID Larghezza | Definisce a larghezza di l'ID AXI. |
| Larghezza di dati AXI | Definisce a larghezza di dati AXI. |
| Larghezza di l'indirizzu AXI | Definisce a larghezza di l'indirizzu AXI |
| Numero di canali di lettura | Opzioni per selezziunà u numeru necessariu di canali di scrittura da u menù a tendina chì varieghja da un canale à ottu canali di scrittura. |
| Numero di canali di scrittura | Opzioni per selezziunà u numeru necessariu di canali di lettura da u menù a tendina chì varieghja da un canale à ottu canali di lettura. |
| AXI4_SELECTION | Opzioni per selezziunà trà AXI4_MASTER è AXI4_MIRRORED_SLAVE. |
| Interfaccia Arbiter | Opzione per selezziunà l'interfaccia di bus. |
Segnali d'Inputs è Outputs (Fate una quistione)
A tavula seguente elenca i porti di input è output di l'interfaccia DDR AXI4 Arbiter for Bus.
Table 2-2. Porti di input è output per l'interfaccia di bus Arbiter
| Segnale Nome | Direzzione | Larghezza | Descrizzione |
| reset_i | Input | — | Segnale di reset asincronu attivu Bassu à u disignu |
| sys_ckl_i | Input | — | Orologio di sistema |
| ddr_ctrl_ready_i | Input | — | Riceve u signale di input prontu da u controller DDR |
| ARVALID_I_0 | Input | — | A dumanda di lettura da u canale di lettura 0 |
| ARSIZE_I_0 | Input | 8 bits | leghjite a dimensione di burst da u canale di lettura 0 |
| ARADDR_I_0 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 0 |
| ARREADY_O_0 | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da u canale di lettura 0 |
| RVALID_O_0 | Output | — | Leghjite i dati validi da u canale di lettura 0 |
| RDATA_O_0 | Output | [AXI_DATA_WIDTH-1 : 0] | Leghjite i dati da u canale di lettura 0 |
| RLAST_O_0 | Output | — | Leghjite a fine di u segnu di u quadru da u canale di lettura 0 |
| BUSER_O_r0 | Output | — | Leghjite cumpletu per leghje u canale 0 |
| ARVALID_I_1 | Input | — | A dumanda di lettura da u canale di lettura 1 |
| ARSIZE_I_1 | Input | 8 bits | Leghjite a dimensione di u burst da u canale di lettura 1 |
| ARADDR_I_1 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 1 |
| ARREADY_O_1 | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da u canale di lettura 1 |
| RVALID_O_1 | Output | — | Leghjite i dati validi da u canale di lettura 1 |
| RDATA_O_1 | Output | [AXI_DATA_WIDTH-1 : 0] | Leghjite i dati da u canale di lettura 1 |
| RLAST_O_1 | Output | — | Leghjite a fine di u segnu di u quadru da u canale di lettura 1 |
| BUSER_O_r1 | Output | — | Leghjite cumpletu per leghje u canale 1 |
| ARVALID_I_2 | Input | — | A dumanda di lettura da u canale di lettura 2 |
| ………..cuntinuà | |||
| Segnale Nome | Direzzione | Larghezza | Descrizzione |
| ARSIZE_I_2 | Input | 8 bits | Leghjite a dimensione di u burst da u canale di lettura 2 |
| ARADDR_I_2 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 2 |
| ARREADY_O_2 | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da u canale di lettura 2 |
| RVALID_O_2 | Output | — | Leghjite i dati validi da u canale di lettura 2 |
| RDATA_O_2 | Output | [AXI_DATA_WIDTH-1 : 0] | Leghjite i dati da u canale di lettura 2 |
| RLAST_O_2 | Output | — | Leghjite a fine di u segnu di u quadru da u canale di lettura 2 |
| BUSER_O_r2 | Output | — | Leghjite cumpletu per leghje u canale 2 |
| ARVALID_I_3 | Input | — | A dumanda di lettura da u canale di lettura 3 |
| ARSIZE_I_3 | Input | 8 bits | Leghjite a dimensione di u burst da u canale di lettura 3 |
| ARADDR_I_3 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 3 |
| ARREADY_O_3 | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da u canale di lettura 3 |
| RVALID_O_3 | Output | — | Leghjite i dati validi da u canale di lettura 3 |
| RDATA_O_3 | Output | [AXI_DATA_WIDTH-1 : 0] | Leghjite i dati da u canale di lettura 3 |
| RLAST_O_3 | Output | — | Leghjite a fine di u segnu di u quadru da u canale di lettura 3 |
| BUSER_O_r3 | Output | — | Leghjite cumpletu per leghje u canale 3 |
| ARVALID_I_4 | Input | — | A dumanda di lettura da u canale di lettura 4 |
| ARSIZE_I_4 | Input | 8 bits | Leghjite a dimensione di u burst da u canale di lettura 4 |
| ARADDR_I_4 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 4 |
| ARREADY_O_4 | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da u canale di lettura 4 |
| RVALID_O_4 | Output | — | Leghjite i dati validi da u canale di lettura 4 |
| RDATA_O_4 | Output | [AXI_DATA_WIDTH-1 : 0] | Leghjite i dati da u canale di lettura 4 |
| RLAST_O_4 | Output | — | Leghjite a fine di u segnu di u quadru da u canale di lettura 4 |
| BUSER_O_r4 | Output | — | Leghjite cumpletu per leghje u canale 4 |
| ARVALID_I_5 | Input | — | A dumanda di lettura da u canale di lettura 5 |
| ARSIZE_I_5 | Input | 8 bits | Leghjite a dimensione di u burst da u canale di lettura 5 |
| ARADDR_I_5 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 5 |
| ARREADY_O_5 | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da u canale di lettura 5 |
| RVALID_O_5 | Output | — | Leghjite i dati validi da u canale di lettura 5 |
| RDATA_O_5 | Output | [AXI_DATA_WIDTH-1 : 0] | Leghjite i dati da u canale di lettura 5 |
| RLAST_O_5 | Output | — | Leghjite a fine di u segnu di u quadru da u canale di lettura 5 |
| BUSER_O_r5 | Output | — | Leghjite cumpletu per leghje u canale 5 |
| ARVALID_I_6 | Input | — | A dumanda di lettura da u canale di lettura 6 |
| ARSIZE_I_6 | Input | 8 bits | Leghjite a dimensione di u burst da u canale di lettura 6 |
| ARADDR_I_6 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 6 |
| ARREADY_O_6 | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da u canale di lettura 6 |
| RVALID_O_6 | Output | — | Leghjite i dati validi da u canale di lettura 6 |
| RDATA_O_6 | Output | [AXI_DATA_WIDTH-1 : 0] | Leghjite i dati da u canale di lettura 6 |
| RLAST_O_6 | Output | — | Leghjite a fine di u segnu di u quadru da u canale di lettura 6 |
| ………..cuntinuà | |||
| Segnale Nome | Direzzione | Larghezza | Descrizzione |
| BUSER_O_r6 | Output | — | Leghjite cumpletu per leghje u canale 6 |
| ARVALID_I_7 | Input | — | A dumanda di lettura da u canale di lettura 7 |
| ARSIZE_I_7 | Input | 8 bits | Leghjite a dimensione di u burst da u canale di lettura 7 |
| ARADDR_I_7 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 7 |
| ARREADY_O_7 | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da u canale di lettura 7 |
| RVALID_O_7 | Output | — | Leghjite i dati validi da u canale di lettura 7 |
| RDATA_O_7 | Output | [AXI_DATA_WIDTH-1 : 0] | Leghjite i dati da u canale di lettura 7 |
| RLAST_O_7 | Output | — | Leghjite a fine di u segnu di u quadru da u canale di lettura 7 |
| BUSER_O_r7 | Output | — | Leghjite cumpletu per leghje u canale 7 |
| AWSIZE_I_0 | Input | 8 bits | Scrive a dimensione di burst per u canale di scrittura 0 |
| WDATA_I_0 | Input | [AXI_DATA_WIDTH-1:0] | Dati video Input per scrive u canale 0 |
| WVALID_I_0 | Input | — | Scrivite dati validi per scrive u canale 0 |
| AWVALID_I_0 | Input | — | Scrivite a dumanda da u canale di scrittura 0 |
| AWADDR_I_0 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 0 |
| AWREADY_O_0 | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da u canale di scrittura 0 |
| BUSER_O_0 | Output | — | Scrivite u cumpletu per scrive u canale 0 |
| AWSIZE_I_1 | Input | 8 bits | Scrive a dimensione di burst per u canale di scrittura 1 |
| WDATA_I_1 | Input | [AXI_DATA_WIDTH-1:0] | Dati video Input per scrive u canale 1 |
| WVALID_I_1 | Input | — | Scrivite dati validi per scrive u canale 1 |
| AWVALID_I_1 | Input | — | Scrivite a dumanda da u canale di scrittura 1 |
| AWADDR_I_1 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 1 |
| AWREADY_O_1 | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da u canale di scrittura 1 |
| BUSER_O_1 | Output | — | Scrivite u cumpletu per scrive u canale 1 |
| AWSIZE_I_2 | Input | 8 bits | Scrive a dimensione di burst per u canale di scrittura 2 |
| WDATA_I_2 | Input | [AXI_DATA_WIDTH-1:0] | Dati video Input per scrive u canale 2 |
| WVALID_I_2 | Input | — | Scrivite dati validi per scrive u canale 2 |
| AWVALID_I_2 | Input | — | Scrivite a dumanda da u canale di scrittura 2 |
| AWADDR_I_2 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 2 |
| AWREADY_O_2 | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da u canale di scrittura 2 |
| BUSER_O_2 | Output | — | Scrivite u cumpletu per scrive u canale 2 |
| AWSIZE_I_3 | Input | 8 bits | Scrive a dimensione di burst per u canale di scrittura 3 |
| WDATA_I_3 | Input | [AXI_DATA_WIDTH-1:0] | Dati video Input per scrive u canale 3 |
| WVALID_I_3 | Input | — | Scrivite dati validi per scrive u canale 3 |
| AWVALID_I_3 | Input | — | Scrivite a dumanda da u canale di scrittura 3 |
| AWADDR_I_3 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 3 |
| AWREADY_O_3 | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da u canale di scrittura 3 |
| BUSER_O_3 | Output | — | Scrivite u cumpletu per scrive u canale 3 |
| AWSIZE_I_4 | Input | 8 bits | Scrive a dimensione di burst per u canale di scrittura 4 |
| ………..cuntinuà | |||
| Segnale Nome | Direzzione | Larghezza | Descrizzione |
| WDATA_I_4 | Input | [AXI_DATA_WIDTH-1:0] | Dati video Input per scrive u canale 4 |
| WVALID_I_4 | Input | — | Scrivite dati validi per scrive u canale 4 |
| AWVALID_I_4 | Input | — | Scrivite a dumanda da u canale di scrittura 4 |
| AWADDR_I_4 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 4 |
| AWREADY_O_4 | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da u canale di scrittura 4 |
| BUSER_O_4 | Output | — | Scrivite u cumpletu per scrive u canale 4 |
| AWSIZE_I_5 | Input | 8 bits | Scrive a dimensione di burst per u canale di scrittura 5 |
| WDATA_I_5 | Input | [AXI_DATA_WIDTH-1:0] | Dati video Input per scrive u canale 5 |
| WVALID_I_5 | Input | — | Scrivite dati validi per scrive u canale 5 |
| AWVALID_I_5 | Input | — | Scrivite a dumanda da u canale di scrittura 5 |
| AWADDR_I_5 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 5 |
| AWREADY_O_5 | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da u canale di scrittura 5 |
| BUSER_O_5 | Output | — | Scrivite u cumpletu per scrive u canale 5 |
| AWSIZE_I_6 | Input | 8 bits | Scrive a dimensione di burst per u canale di scrittura 6 |
| WDATA_I_6 | Input | [AXI_DATA_WIDTH-1:0] | Dati video Input per scrive u canale 6 |
| WVALID_I_6 | Input | — | Scrivite dati validi per scrive u canale 6 |
| AWVALID_I_6 | Input | — | Scrivite a dumanda da u canale di scrittura 6 |
| AWADDR_I_6 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 6 |
| AWREADY_O_6 | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da u canale di scrittura 6 |
| BUSER_O_6 | Output | — | Scrivite u cumpletu per scrive u canale 6 |
| AWSIZE_I_7 | Input | 8 bits | Scrivite a dimensione di l'esplosione da u canale di scrittura 7 |
| WDATA_I_7 | Input | [AXI_DATA_WIDTH-1:0] | Dati video Input per scrive u canale 7 |
| WVALID_I_7 | Input | — | Scrivite dati validi per scrive u canale 7 |
| AWVALID_I_7 | Input | — | Scrivite una dumanda da u canale di scrittura 7 |
| AWADDR_I_7 | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve accade da u canale di scrittura 7 |
| AWREADY_O_7 | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da u canale di scrittura 7 |
| BUSER_O_7 | Output | — | Scrivite u cumpletu per scrive u canale 7 |
A tavula seguente lista i porti di input è output di u DDR AXI4 Arbiter per l'interfaccia nativa.
Table 2-3. Porti d'Input è Output per l'Interfaccia Nativa Arbiter
| Segnale Nome | Direzzione | Larghezza | Descrizzione |
| reset_i | Input | — | Segnu attivu di reset asincronu bassu à cuncepimentu |
| sys_clk_i | Input | — | Orologio di sistema |
| ddr_ctrl_ready_i | Input | — | Riceve u signale di input prontu da u controller DDR |
| r0_req_i | Input | — | Leghjite a dumanda da l'iniziatore 0 |
| r0_burst_size_i | Input | 8 bits | Leghjite a dimensione di u burst |
| r0_rstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 0 |
| r0_ack_o | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da l'iniziatore 0 |
| ………..cuntinuà | |||
| Segnale Nome | Direzzione | Larghezza | Descrizzione |
| r0_data_valid_o | Output | — | Leghjite i dati validi da u canale di lettura 0 |
| r0_done_o | Output | — | Leghjite u cumpletu à l'iniziatore 0 |
| r1_req_i | Input | — | Leghjite a dumanda da l'iniziatore 1 |
| r1_burst_size_i | Input | 8 bits | Leghjite a dimensione di u burst |
| r1_rstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 1 |
| r1_ack_o | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da l'iniziatore 1 |
| r1_data_valid_o | Output | — | Leghjite i dati validi da u canale di lettura 1 |
| r1_done_o | Output | — | Leghjite u cumpletu à l'iniziatore 1 |
| r2_req_i | Input | — | Leghjite a dumanda da l'iniziatore 2 |
| r2_burst_size_i | Input | 8 bits | Leghjite a dimensione di u burst |
| r2_rstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 2 |
| r2_ack_o | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da l'iniziatore 2 |
| r2_data_valid_o | Output | — | Leghjite i dati validi da u canale di lettura 2 |
| r2_done_o | Output | — | Leghjite u cumpletu à l'iniziatore 2 |
| r3_req_i | Input | — | Leghjite a dumanda da l'iniziatore 3 |
| r3_burst_size_i | Input | 8 bits | Leghjite a dimensione di u burst |
| r3_rstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 3 |
| r3_ack_o | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da l'iniziatore 3 |
| r3_data_valid_o | Output | — | Leghjite i dati validi da u canale di lettura 3 |
| r3_done_o | Output | — | Leghjite u cumpletu à l'iniziatore 3 |
| r4_req_i | Input | — | Leghjite a dumanda da l'iniziatore 4 |
| r4_burst_size_i | Input | 8 bits | Leghjite a dimensione di u burst |
| r4_rstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 4 |
| r4_ack_o | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da l'iniziatore 4 |
| r4_data_valid_o | Output | — | Leghjite i dati validi da u canale di lettura 4 |
| r4_done_o | Output | — | Leghjite u cumpletu à l'iniziatore 4 |
| r5_req_i | Input | — | Leghjite a dumanda da l'iniziatore 5 |
| r5_burst_size_i | Input | 8 bits | Leghjite a dimensione di u burst |
| r5_rstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 5 |
| r5_ack_o | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da l'iniziatore 5 |
| r5_data_valid_o | Output | — | Leghjite i dati validi da u canale di lettura 5 |
| r5_done_o | Output | — | Leghjite u cumpletu à l'iniziatore 5 |
| r6_req_i | Input | — | Leghjite a dumanda da l'iniziatore 6 |
| r6_burst_size_i | Input | 8 bits | Leghjite a dimensione di u burst |
| r6_rstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 6 |
| r6_ack_o | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da l'iniziatore 6 |
| r6_data_valid_o | Output | — | Leghjite i dati validi da u canale di lettura 6 |
| r6_done_o | Output | — | Leghjite u cumpletu à l'iniziatore 6 |
| r7_req_i | Input | — | Leghjite a dumanda da l'iniziatore 7 |
| r7_burst_size_i | Input | 8 bits | Leghjite a dimensione di u burst |
| ………..cuntinuà | |||
| Segnale Nome | Direzzione | Larghezza | Descrizzione |
| r7_rstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR da induve a lettura deve esse iniziata per u canali di lettura 7 |
| r7_ack_o | Output | — | Ricunniscenza di l'arbitru per leghje a dumanda da l'iniziatore 7 |
| r7_data_valid_o | Output | — | Leghjite i dati validi da u canale di lettura 7 |
| r7_done_o | Output | — | Leghjite u cumpletu à l'iniziatore 7 |
| rdata_o | Output | [AXI_DATA_WIDTH - 1:0] | Dati video output da u canali di lettura |
| w0_burst_size_i | Input | 8 bits | Scrivite a dimensione di u burst |
| w0_data_i | Input | [AXI_DATA_WIDTH - 1:0] | Input di dati video per scrive u canale 0 |
| w0_data_valid_i | Input | — | Scrivite dati validi per scrive u canale 0 |
| w0_req_i | Input | — | Scrivite a dumanda da l'iniziatore 0 |
| w0_wstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 0 |
| w0_ack_o | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da l'iniziatore 0 |
| w0_done_o | Output | — | Scrivite u cumpletu à l'iniziatore 0 |
| w1_burst_size_i | Input | 8 bits | Scrivite a dimensione di u burst |
| w1_data_i | Input | [AXI_DATA_WIDTH - 1:0] | Input di dati video per scrive u canale 1 |
| w1_data_valid_i | Input | — | Scrivite dati validi per scrive u canale 1 |
| w1_req_i | Input | — | Scrivite a dumanda da l'iniziatore 1 |
| w1_wstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 1 |
| w1_ack_o | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da l'iniziatore 1 |
| w1_done_o | Output | — | Scrivite u cumpletu à l'iniziatore 1 |
| w2_burst_size_i | Input | 8 bits | Scrivite a dimensione di u burst |
| w2_data_i | Input | [AXI_DATA_WIDTH - 1:0] | Input di dati video per scrive u canale 2 |
| w2_data_valid_i | Input | — | Scrivite dati validi per scrive u canale 2 |
| w2_req_i | Input | — | Scrivite a dumanda da l'iniziatore 2 |
| w2_wstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 2 |
| w2_ack_o | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da l'iniziatore 2 |
| w2_done_o | Output | — | Scrivite u cumpletu à l'iniziatore 2 |
| w3_burst_size_i | Input | 8 bits | Scrivite a dimensione di u burst |
| w3_data_i | Input | [AXI_DATA_WIDTH - 1:0] | Input di dati video per scrive u canale 3 |
| w3_data_valid_i | Input | — | Scrivite dati validi per scrive u canale 3 |
| w3_req_i | Input | — | Scrivite a dumanda da l'iniziatore 3 |
| w3_wstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 3 |
| w3_ack_o | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da l'iniziatore 3 |
| w3_done_o | Output | — | Scrivite u cumpletu à l'iniziatore 3 |
| w4_burst_size_i | Input | 8 bits | Scrivite a dimensione di u burst |
| w4_data_i | Input | [AXI_DATA_WIDTH - 1:0] | Input di dati video per scrive u canale 4 |
| w4_data_valid_i | Input | — | Scrivite dati validi per scrive u canale 4 |
| w4_req_i | Input | — | Scrivite a dumanda da l'iniziatore 4 |
| w4_wstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve accade da u canale di scrittura 4 |
| ………..cuntinuà | |||
| Segnale Nome | Direzzione | Larghezza | Descrizzione |
| w4_ack_o | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da l'iniziatore 4 |
| w4_done_o | Output | — | Scrivite u cumpletu à l'iniziatore 4 |
| w5_burst_size_i | Input | 8 bits | Scrivite a dimensione di u burst |
| w5_data_i | Input | [AXI_DATA_WIDTH - 1:0] | Input di dati video per scrive u canale 5 |
| w5_data_valid_i | Input | — | Scrivite dati validi per scrive u canale 5 |
| w5_req_i | Input | — | Scrivite a dumanda da l'iniziatore 5 |
| w5_wstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 5 |
| w5_ack_o | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da l'iniziatore 5 |
| w5_done_o | Output | — | Scrivite u cumpletu à l'iniziatore 5 |
| w6_burst_size_i | Input | 8 bits | Scrivite a dimensione di u burst |
| w6_data_i | Input | [AXI_DATA_WIDTH - 1:0] | Input di dati video per scrive u canale 6 |
| w6_data_valid_i | Input | — | Scrivite dati validi per scrive u canale 6 |
| w6_req_i | Input | — | Scrivite a dumanda da l'iniziatore 6 |
| w6_wstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 6 |
| w6_ack_o | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da l'iniziatore 6 |
| w6_done_o | Output | — | Scrivite u cumpletu à l'iniziatore 6 |
| w7_burst_size_i | Input | 8 bits | Scrivite a dimensione di u burst |
| w7_data_i | Input | [AXI_DATA_WIDTH - 1:0] | Input di dati video per scrive u canale 7 |
| w7_data_valid_i | Input | — | Scrivite dati validi per scrive u canale 7 |
| w7_req_i | Input | — | Scrivite a dumanda da l'iniziatore 7 |
| w7_wstart_addr_i | Input | [AXI_ADDR_WIDTH - 1:0] | L'indirizzu DDR à quale scrive deve esse accade da u canale di scrittura 7 |
| w7_ack_o | Output | — | Ricunniscenza di l'arbitru per scrive a dumanda da l'iniziatore 7 |
| w7_done_o | Output | — | Scrivite u cumpletu à l'iniziatore 7 |
| Signaux AXI I/F | |||
| Leghjite u Canale di Indirizzu | |||
| aridu_o | Output | [AXI_ID_WIDTH - 1:0] | Leghjite l'ID di l'indirizzu. Identificazione tag per u gruppu d'indirizzu di lettura di signali. |
| araddr_o | Output | [AXI_ADDR_WIDTH - 1:0] | Leghjite l'indirizzu. Fornisce l'indirizzu iniziale di una transazzione di lettura burst.
Solu l'indirizzu iniziale di u burst hè furnitu. |
| arlen_o | Output | [7:0] | Lunghezza di burst. Fornisce u numeru esattu di trasferimenti in un burst. Sta infurmazione determina u numeru di trasferimenti di dati assuciati cù l'indirizzu. |
| arsize_o | Output | [2:0] | Dimensione di burst. Dimensione di ogni trasferimentu in u burst. |
| arburst_o | Output | [1:0] | tipu di burst. Accoppiatu cù l'infurmazioni di dimensione, detta cumu l'indirizzu per ogni trasferimentu in u burst hè calculatu.
Fixed to 2'b01 à Incremental address burst. |
| arlock_o | Output | [1:0] | Tipu di serratura. Fornisce infurmazioni supplementari nantu à e caratteristiche atomiche di u trasferimentu.
Fixed à 2'b00 à Accessu Normale. |
| ………..cuntinuà | |||
| Segnale Nome | Direzzione | Larghezza | Descrizzione |
| arcache_o | Output | [3:0] | Tipu di cache. Fornisce infurmazioni supplementari nantu à e caratteristiche cacheable di u trasferimentu.
Fixed à 4'b0000 à Non-cacheable è micca bufferable. |
| arprot_o | Output | [2:0] | Tipu di prutezzione. Fornisce infurmazioni unità di prutezzione per a transazzione. Fixed à 3'b000 à Normal, accessu dati sicuru. |
| arvalid_o | Output | — | Leghjite l'indirizzu validu. Quandu HIGH, l'indirizzu di lettura è l'infurmazione di cuntrollu hè validu è fermanu altu finu à chì l'indirizzu ricunnosce u signale, arready, hè altu.
1 = Indirizzu è infurmazione di cuntrollu validu 0 = L'indirizzu è l'infurmazioni di cuntrollu ùn sò micca validi |
| arready_o | Input | — | Leghjite l'indirizzu prontu. U mira hè pronta per accettà un indirizzu è i signali di cuntrollu assuciati.
1 = mira pronta 0 = target micca prontu |
| Leghjite u Canale di Dati | |||
| liberà | Input | [AXI_ID_WIDTH - 1:0] | Leghjite l'ID tag. ID tag di u gruppu di dati leghje di signali. U valore rid hè generatu da u target è deve currisponde à u valore aridu di a transazzione di lettura à quale risponde. |
| rdata | Input | [AXI_DATA_WIDTH - 1:0] | Leghjite i dati |
| rresp | Input | [1:0] | Leghjite a risposta.
U statutu di u trasferimentu di lettura. E risposte permesse sò OKAY, EXOKAY, SLVERR è DECERR. |
| l'ultimu | Input | — | Leghjite l'ultimu.
Ultimu trasferimentu in un burst di lettura. |
| rvalidu | Input | — | Leghjite validu. I dati di lettura richiesti sò dispunibuli è u trasferimentu di lettura pò compie.
1 = leghje i dati dispunibuli 0 = leghje dati ùn sò micca dispunibili |
| prontu | Output | — | Leghjite prontu. L'iniziatore pò accettà i dati letti è l'infurmazioni di risposta.
1 = l'iniziatore pronto 0 = l'iniziatore ùn hè micca prontu |
| Scrivite u Canale di Indirizzu | |||
| awid | Output | [AXI_ID_WIDTH - 1:0] | Scrivite l'indirizzu ID. Identificazione tag per u gruppu d'indirizzu di scrittura di signali. |
| awaddr | Output | [AXI_ADDR_WIDTH - 1:0] | Scrivite l'indirizzu. Fornisce l'indirizzu di u primu trasferimentu in una transazzione di scrittura burst. I signali di cuntrollu assuciati sò usati per determinà l'indirizzi di i trasferimenti rimanenti in u burst. |
| awlen | Output | [7:0] | Lunghezza di burst. Fornisce u numeru esattu di trasferimenti in un burst. Sta infurmazione determina u numeru di trasferimenti di dati assuciati cù l'indirizzu. |
| awsize | Output | [2:0] | Dimensione di burst. Dimensione di ogni trasferimentu in u burst. I stroboscopi di byte lane indicanu esattamente quali corsi di byte da aghjurnà. |
| awburst | Output | [1:0] | tipu di burst. Accoppiatu cù l'infurmazioni di dimensione, detta cumu l'indirizzu per ogni trasferimentu in u burst hè calculatu.
Fixed to 2'b01 à Incremental address burst. |
| ………..cuntinuà | |||
| Segnale Nome | Direzzione | Larghezza | Descrizzione |
| awlock | Output | [1:0] | Tipu di serratura. Fornisce infurmazioni supplementari nantu à e caratteristiche atomiche di u trasferimentu.
Fixed à 2'b00 à Accessu Normale. |
| awcache | Output | [3:0] | Tipu di cache. Indica l'attributi bufferable, cacheable, write-through, write-back, è allocate di a transazzione.
Fixed à 4'b0000 à Non-cacheable è micca bufferable. |
| awprot | Output | [2:0] | Tipu di prutezzione. Indica u livellu di prutezzione normale, privilegiatu o sicuru di a transazzione è se a transazzione hè un accessu à dati o un accessu à istruzzioni. Fixed à 3'b000 à Normal, accessu dati sicuru. |
| awvalidu | Output | — | Scrivite l'indirizzu validu. Indica chì l'indirizzu di scrittura validu è l'infurmazioni di cuntrollu sò dispunibili.
1 = indirizzu è infurmazione di cuntrollu dispunibuli 0 = l'indirizzu è l'infurmazioni di cuntrollu ùn sò micca dispunibili. L'indirizzu è l'infurmazione di cuntrollu fermanu stabile finu à chì l'indirizzu ricunnosce u signale, awready, va HIGH. |
| prontu | Input | — | Scrivite l'indirizzu prontu. Indica chì u target hè prontu à accettà un indirizzu è i signali di cuntrollu assuciati.
1 = mira pronta 0 = target micca prontu |
| Scrivite u Canale di Dati | |||
| wdata | Output | [AXI_DATA_WIDTH - 1:0] | Scrivite dati |
| wstrb | Output | [AXI_DATA_WIDTH - 8:0] | Scrivite strobes. Stu signalu indica quali corsi di byte per aghjurnà in memoria. Ci hè un strobo di scrittura per ogni ottu bit di u bus di dati di scrittura. |
| wlast | Output | — | Scrivite l'ultimu. Ultimu trasferimentu in un burst di scrittura. |
| wvalidu | Output | — | Scrivite validu. Dati di scrittura validi è strobes sò dispunibili. 1 = scrive dati è strobes dispunibili
0 = scrive dati è strobes ùn sò micca dispunibili |
| wready | Input | — | Scrivite prontu. Target pò accettà i dati di scrittura. 1 = mira pronta
0 = target micca prontu |
| Scrivite u Canale di Risposta | |||
| offerta | Input | [AXI_ID_WIDTH - 1:0] | ID di risposta. L'identificazione tag di a risposta scritta. U valore di l'offerta deve currisponde à u valore awid di a transazzione di scrittura à quale u target risponde. |
| bresp | Input | [1:0] | Scrivite a risposta. Status di a transazzione di scrittura. I risposti permessi sò OKAY, EXOKAY, SLVERR è DECERR. |
| bvalidu | Input | — | Scrivite a risposta valida. A risposta di scrittura valida hè dispunibule. 1 = scrive risposta dispunibule
0 = a risposta di scrittura ùn hè micca dispunibule |
| pane | Output | — | Risposta pronta. L'iniziatore pò accettà l'infurmazioni di risposta.
1 = iniziatore pronto 0 = l'iniziatore ùn hè micca prontu |
Diagrammi di timing (Fate una quistione)
Questa sezione discute i diagrammi di timing DDR_AXI4_Arbiter. I seguenti figuri mostranu a cunnessione di l'inputs di dumanda di lettura è scrittura, l'indirizzu di memoria di partenza, l'input di scrittura da l'iniziatore esternu, a ricunniscenza di leghje o di scrive, è di leghje o scrive l'inputs di cumpletu dati da l'arbitru.
Figura 3-1. Diagramma di timing per i signali utilizati in scrittura / lettura attraversu l'interfaccia AXI4
Testbench (Fate una quistione)
Un testbench unificatu hè utilizatu per verificà è pruvà DDR_AXI4_Arbiter chjamatu cum'è testbench d'utilizatore. Testbench hè furnitu per verificà a funziunalità di l'IP DDR_AXI4_Arbiter. Stu testbench funziona solu per dui canali di lettura è dui canali di scrittura cù cunfigurazione di l'interfaccia di Bus.
Simulazione (Fate una quistione)
I seguenti passi descrizanu cumu simulà u core cù u testbench:
- Aprite a tabulazione Libero® SoC Catalogu, espansione Soluzioni-Video, fate doppiu clicu DDR_AXI4_Arbiter, è dopu cliccate OK. A ducumentazione assuciata cù l'IP hè listata in Documentazione. Impurtante: Se ùn vede micca a tabulazione Catalogu, andate à View > Menu Windows è cliccate Catalogu per rende visibile.
Figura 4-1. DDR_AXI4_Arbiter IP Core in Libero SoC Catalog
A finestra di creazione di cumpunenti appare cum'è mostra in u seguitu. Cliccate OK. Assicuratevi chì u Nome hè DDR_AXI4_ARBITER_PF_C0.
Figura 4-2. Crea Componente
Configurate l'IP per 2 canali di lettura, 2 canali di scrittura è selezziunate Bus Interface cum'è mostra in a figura seguente è cliccate OK per generà l'IP.
Figura 4-3. Cunfigurazione
In a tabulazione Stimulus Hierarchy, selezziunate u testbench (DDR_AXI4_ARBITER_PF_tb.v), cliccate right and then click Simulate Pre-Synth Design > Open Interactively.
Impurtante: Se ùn vede micca a tabulazione Stimulus Hierarchy, andate à View > Menu di Windows è cliccate Stimulus Hierarchy per rende visibili.
Figura 4-4. Simulazione di Disegnu di Pre-Sintesi
ModelSim si apre cù u testbench file, cum'è mostra in a figura seguente.
Figura 4-5. Finestra di simulazione ModelSim
Impurtante: Se a simulazione hè interrotta per via di u limitu di runtime specificatu in u .do file, Aduprate u cumandimu run -all per compie a simulazione.
Storia di rivisione (Fate una quistione)
A storia di rivisione descrive i cambiamenti chì sò stati implementati in u documentu. I cambiamenti sò listati per rivisione, cuminciendu cù a publicazione più attuale.
Table 5-1. Storia di rivisione
| Revisione | Data | Descrizzione |
| A | 04/2023 | Eccu a lista di i cambiamenti in a rivisione A di u documentu:
• Migratu u documentu à u mudellu Microchip. • Aghjurnatu u numeru di documentu à DS00004976A da 50200950. • Aggiuntu 4. Bancu di prova. |
| 2.0 | — | Eccu a lista di cambiamenti in a rivisione 2.0 di u documentu:
• Aggiuntu Figura 1-2. • Aggiuntu Table 2-2. • Updated i nomi di certi nomi signali input è output in Table 2-2. |
| 1.0 | — | Liberazione iniziale. |
Supportu Microchip FPGA (Fate una quistione)
U gruppu di prudutti Microchip FPGA sustene i so prudutti cù diversi servizii di supportu, cumpresu u serviziu di u cliente, u centru di supportu tecnicu di u cliente, un websitu, è uffizii di vendita in u mondu. I clienti sò suggeriti à visità e risorse in linea di Microchip prima di cuntattà l'assistenza postu chì hè assai prubabile chì e so dumande sò digià rispostu. Cuntattate u Centru di Assistenza Tecnica attraversu u websitu à www.microchip.com/support. Mencione u numeru di parte di u dispositivu FPGA, selezziunate a categuria di casu adattata è carica u disignu files mentre crea un casu di supportu tecnicu. Cuntattate u Serviziu Clienti per un supportu di produttu micca tecnicu, cum'è u prezzu di u produttu, l'aghjurnamenti di u produttu, l'infurmazioni aghjurnati, u statu di l'ordine è l'autorizazione.
- Da l'America di u Nordu, chjamate 800.262.1060
- Da u restu di u mondu, chjamate 650.318.4460
- Fax, da ogni locu in u mondu, 650.318.8044
Informazioni di Microchip (Fate una quistione)
U Microchip Websitu (Fate una quistione)
Microchip furnisce supportu in linea via u nostru websitu à www.microchip.com/. Questu website hè usatu per fà files è l'infurmazioni facilmente dispunibili à i clienti. Alcune di u cuntenutu dispunibule include:
- Supportu di produttu - Schede tecniche è errata, note d'applicazione è sampprogrammi di le, risorse di cuncepimentu, guide d'utilizatori è documenti di supportu di hardware, l'ultime versioni di u software è u software archiviatu
- Assistenza tecnica generale - Domande Frequenti (FAQs), richieste di supportu tecnicu, gruppi di discussione in linea, lista di membri di u prugramma di partner di design Microchip
- Affari di Microchip - Selettore di prudutti è guide d'ordine, ultimi comunicati di stampa Microchip, una lista di seminarii è avvenimenti, liste di uffizii di vendita di Microchip, distributori è rapprisentanti di fabbrica
Serviziu di Notificazione di Cambiamentu di Produttu (Fate una quistione)
U serviziu di notificazione di cambiamentu di produttu di Microchip aiuta à mantene i clienti attuali nantu à i prudutti Microchip. L'abbonati riceveranu notificazioni per e-mail ogni volta chì ci sò cambiamenti, aghjurnamenti, rivisioni o errata ligati à una famiglia di prudutti specifica o strumentu di sviluppu d'interessu. Per registrà, andate à www.microchip.com/pcn è seguitate l'istruzzioni di registrazione.
Assistenza Clienti (Fate una Quistione)
L'utilizatori di i prudutti Microchip ponu riceve assistenza attraversu parechji canali:
- Distributore o Rappresentante
- Uffiziu di Vendita Locale
- Ingegnere di soluzioni integrate (ESE)
- Assistenza tecnica
I clienti anu da cuntattà u so distributore, rappresentante o ESE per supportu. L'uffizii di vendita lucali sò ancu dispunibili per aiutà i clienti. Una lista di l'uffizii di vendita è i lochi hè inclusa in stu documentu. U supportu tecnicu hè dispunibule attraversu u websitu à: www.microchip.com/support.
Microchip Devises Funzione di Proteczione di Codice (Fate una Quistione)
Nota i seguenti dettagli di a funzione di prutezzione di codice nantu à i prudutti Microchip:
- I prudutti Microchip rispondenu à e specificazioni cuntenute in a so specifica Scheda di Dati Microchip.
- Microchip crede chì a so famiglia di prudutti hè sicura quandu s'utilice in a manera prevista, in e specificazioni operative, è in cundizioni normali.
- Microchip valorizza è prutegge in modu aggressivu i so diritti di pruprietà intellettuale. I tentativi di violazione di e funzioni di prutezzione di u codice di u produttu Microchip sò strettamente pruibiti è ponu violà a DigitalMillennium Copyright Act.
- Nè Microchip nè un altru fabricatore di semiconductor pò guarantisci a sicurità di u so codice. A prutezzione di u codice ùn significa micca chì guarantimu chì u pruduttu hè "unbreakable". A prutezzione di u codice hè in constante evoluzione. Microchip hè impegnatu à migliurà continuamente e funzioni di prutezzione di codice di i nostri prudutti.
Avvisu Legale (Fate una quistione)
Questa publicazione è l'infurmazioni quì ponu esse aduprate solu cù i prudutti Microchip, cumpresu per cuncepisce, pruvà è integrà i prudutti Microchip cù a vostra applicazione. L'usu di sta infurmazione in ogni altra manera viola questi termini. L'infurmazioni riguardanti l'applicazioni di u dispositivu sò furnite solu per a vostra comodità è ponu esse rimpiazzate da l'aghjurnamenti. Hè a vostra rispunsabilità per assicurà chì a vostra applicazione risponde à e vostre specificazioni. Cuntattate u vostru uffiziu di vendita Microchip locale per supportu supplementu o, uttene supportu supplementu à www.microchip.com/en-us/support/design-help/ servizii-supportu-clienti. QUESTA INFORMAZIONE hè furnita da u microchip "AS IS". MICROCHIP NON FACCIA RIPRESENTAZIONI O GARANZIE DI ALCUNA TIPI, SIA ESPRESSA O IMPLICITA, SCRITTA O ORALE, STATUTARIA O ALTRE, RELATIVA A L'INFORMAZIONI INCLUDE, MA NON LIMITATE A ALCUNA GARANZIA IMPLICITA DI NON VIOLAZIONE, POSSIBILITÀ E GARANTIA DI MERCANCIA, GARANTIA E GARANTIA RELATATI À A SO CONDIZIONE, QUALITÀ, O PRESTAZIONI. IN NESSUN CASU MICROCHIP SERÀ RESPONSABILE PER QUALUNQUE PERDITA INDIRETTA, SPECIALE, PUNITIVE, INCIDENTALE, O CONSEGUENTE, DANNI, COSTU O SPESE DI QUALUNQUE TIPI RELATATI À L'INFORMAZIONI O U U U U SO, TUTTAVIA, CAUSATE, ANCHE AVISU MICROCHIP. A POSSIBILITÀ O I DANNI SONT PREVISIBILI ? À L'ESTENTA PIÙ PERMISSATA DA LEGGE, A RESPONSABILITÀ TOTALE DI MICROCHIP PER TUTTE LE RECLAMAZIONI IN QUALSUNA MANIERA RELATATA À L'INFORMAZIONI O U U SO USU NON SUPERARÀ U NÚMERU DI TARIFFE, SE CESSUNA, CHE AVRAI PAGATA DIRETTAMENTE À MICROCHIP PER L'INFORMAZIONI. L'usu di i dispositi Microchip in l'applicazioni di supportu di vita è / o di sicurezza hè interamente à u risicu di u cumpratore, è u cumpratore accetta di difende, indemnizà è mantene innocu Microchip da qualsiasi danni, rivendicazioni, vestiti, o spese risultanti da tali usu. Nisuna licenza hè trasmessa, implicitamente o altrimenti, sottu à alcunu diritti di pruprietà intellettuale di Microchip, salvu s'ellu ùn hè micca dichjaratu altrimenti.
Marchi (Fate una quistione)
U nome è u logu Microchip, u logu Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron è XMEGA sò marchi registrati di Microchip Technology Incorporated in i Stati Uniti è in altri paesi. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime, è ZL sò marchi registrati di Microchip Technology Incorporated in USA Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching , BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Programming, CIRCUIT, In-, NICP Parallelamentu Intelligente, IntelliMOS, Connettività Inter-Chip, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, , RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect è ZENA sò marchi di Microchip Technology Incorporated in i Stati Uniti è in altri paesi. SQTP hè una marca di serviziu di Microchip Technology Incorporated in i Stati Uniti U logu Adaptec, Frequency on Demand, Silicon Storage Technology è Symmcom sò marchi registrati di Microchip Technology Inc. in altri paesi. GestIC hè una marca registrata di Microchip Technology Germany II GmbH & Co. KG, una filiale di Microchip Technology Inc., in altri paesi. Tutti l'altri marchi citati quì sò pruprietà di e so cumpagnie rispettive. © 2023, Microchip Technology Incorporated è e so filiali. Tutti i diritti riservati.
ISBN: 978-1-6683-2302-1 Sistema di Gestione di Qualità (Fate una Quistione) Per infurmazione nantu à i Sistemi di Gestione di Qualità di Microchip, visitate www.microchip.com/quality.
Vendite è serviziu in u mondu sanu
| AMERICA | ASIA / PACIFIC | ASIA / PACIFIC | EUROPA |
| Corporate Uffiziu
2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Assistenza tecnica: www.microchip.com/support Web Indirizzu: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Fax: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Canada - Toronto Tel: 905-695-1980 Fax: 905-695-2078 |
Australia - Sydney
Tel: 61-2-9868-6733 Cina - Pechino Tel: 86-10-8569-7000 Cina - Chengdu Tel: 86-28-8665-5511 Cina - Chongqing Tel: 86-23-8980-9588 Cina - Dongguan Tel: 86-769-8702-9880 Cina - Guangzhou Tel: 86-20-8755-8029 Cina - Hangzhou Tel: 86-571-8792-8115 Cina - Hong Kong SAR Tel: 852-2943-5100 Cina - Nanjing Tel: 86-25-8473-2460 Cina - Qingdao Tel: 86-532-8502-7355 Cina - Shanghai Tel: 86-21-3326-8000 Cina - Shenyang Tel: 86-24-2334-2829 Cina - Shenzhen Tel: 86-755-8864-2200 Cina - Suzhou Tel: 86-186-6233-1526 Cina - Wuhan Tel: 86-27-5980-5300 Cina - Xian Tel: 86-29-8833-7252 Cina - Xiamen Tel: 86-592-2388138 Cina - Zhuhai Tel: 86-756-3210040 |
India - Bangalore
Tel: 91-80-3090-4444 India - New Delhi Tel: 91-11-4160-8631 India - Pune Tel: 91-20-4121-0141 Giappone – Osaka Tel: 81-6-6152-7160 Giappone – Tokyo Tel: 81-3-6880- 3770 Corea - Daegu Tel: 82-53-744-4301 Corea - Seoul Tel: 82-2-554-7200 Malasia - Kuala Lumpur Tel: 60-3-7651-7906 Malasia - Penang Tel: 60-4-227-8870 Filippine - Manila Tel: 63-2-634-9065 Singapore Tel: 65-6334-8870 Taiwan - Hsin Chu Tel: 886-3-577-8366 Taiwan - Kaohsiung Tel: 886-7-213-7830 Taiwan – Taipei Tel: 886-2-2508-8600 Tailanda - Bangkok Tel: 66-2-694-1351 Vietnam - Ho Chi Minh Tel: 84-28-5448-2100 |
Austria - Wels
Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Danimarca - Copenhague Tel: 45-4485-5910 Fax: 45-4485-2829 Finlandia - Espoo Tel: 358-9-4520-820 Francia - Parigi Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Germania - Garching Tel: 49-8931-9700 Germania - Haan Tel: 49-2129-3766400 Germania - Heilbronn Tel: 49-7131-72400 Germania - Karlsruhe Tel: 49-721-625370 Germania - Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Germania - Rosenheim Tel: 49-8031-354-560 Israele - Ra'anana Tel: 972-9-744-7705 Italia - Milan Tel: 39-0331-742611 Fax: 39-0331-466781 Italia - Padova Tel: 39-049-7625286 Paesi Bassi - Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norvegia - Trondheim Tel: 47-72884388 Pulonia - Varsavia Tel: 48-22-3325737 Romania - Bucarest Tel: 40-21-407-87-50 Spagna - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Svezia - Gothenberg Tel: 46-31-704-60-40 Svezia - Stoccolma Tel: 46-8-5090-4654 UK - Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820 |
© 2023 Microchip Technology Inc. è e so filiali
Documenti / Risorse
 |
MICROCHIP DDR AXI4 Arbiter [pdfGuida di l'utente DDR AXI4 Arbiter, DDR AXI4, Arbiter |
