MICROCHIP DDR AXI4 アービター

導入： AXI4-Stream プロトコル標準では、マスターとスレーブという用語が使用されます。このドキュメントで使用される同等の Microchip 用語は、それぞれイニシエーターとターゲットです。
まとめ： 次の表は、DDR AXI4 アービターの特性の概要を示しています。

特性	価値
コア バージョン	DDR AXI4 アービター v2.2
サポートされているデバイス ファミリ	–
サポートされているツールフローライセンス	–

特徴： DDR AXI4 アービターの主な機能は次のとおりです。

• IP コアは、Libero SoC ソフトウェアの IP カタログにインストールする必要があります。
• コアは、Libero プロジェクト リストに含めるために SmartDesign ツール内で構成、生成、インスタンス化されます。

デバイスの使用率とパフォーマンス:

デバイスの詳細	家族	デバイス	リソース	性能 (MHz)
LUT DFF RAM LSRAM SRAM 演算ブロック チップグローバル	ポーラファイア	MPF300T-1	5411 4202	266

機能説明

機能説明: このセクションでは、DDR_AXI4_Arbiter の実装の詳細について説明します。次の図は、DDR AXI4 Arbiter の最上位のピン配置図を示しています。

DDR_AXI4_Arbiter パラメータとインターフェイス信号

構成設定:
DDR_AXI4_Arbiter の構成設定は、このドキュメントでは指定されていません。

入力および出力信号:
DDR_AXI4_Arbiter の入力信号と出力信号は、このドキュメントでは指定されていません。

タイミング図
DDR_AXI4_Arbiter のタイミング図はこのドキュメントでは指定されていません。

テストベンチ

シミュレーション：
DDR_AXI4_Arbiter のシミュレーションの詳細は、このドキュメントでは指定されていません。
改訂履歴
このドキュメントでは、DDR_AXI4_Arbiter の改訂履歴は指定されていません。
マイクロチップFPGAのサポート
DDR_AXI4_Arbiter の Microchip FPGA サポート情報は、このドキュメントでは指定されていません。

製品使用説明書

1. Libero SoC ソフトウェアの IP カタログに DDR AXI4 Arbiter v2.2 をインストールします。
2. SmartDesign ツール内でコアを構成、生成、インスタンス化し、Libero プロジェクト リストに追加します。

はじめに（質問する）

メモリは、一般的なビデオおよびグラフィックス アプリケーションに不可欠な要素です。FPGA のローカル メモリがフレーム全体を保持するのに不十分な場合に、ビデオ フレーム全体をバッファリングするために使用されます。DDR へのビデオ フレームの読み取りと書き込みが複数ある場合、複数の要求を調停するためにアービターが必要になります。DDR AXI4 アービター IP は、フレーム バッファを外部 DDR メモリに書き込むための 8 つの書き込みチャネルと、外部メモリからフレームを読み取るための 8 つの読み取りチャネルを提供します。調停は先着順です。4 つの要求が同時に発生した場合、チャネル番号の小さいチャネルが優先されます。アービターは、AXI4 インターフェイスを介して DDR コントローラ IP に接続します。DDR AXI4 アービターは、DDR オンチップ コントローラへの AXI4 イニシエーター インターフェイスを提供します。アービターは、最大 64 つの書き込みチャネルと 512 つの読み取りチャネルをサポートします。ブロックは XNUMX つの読み取りチャネル間で調停を行い、先着順で AXI 読み取りチャネルへのアクセスを提供します。ブロックは XNUMX つの書き込みチャネル間で調停を行い、先着順で AXI 書き込みチャネルへのアクセスを提供します。XNUMX つの読み取りおよび書き込みチャネルはすべて同じ優先順位を持ちます。Arbiter IP の AXIXNUMX イニシエーター インターフェイスは、XNUMX ビットから XNUMX ビットまでのさまざまなデータ幅に構成できます。
重要： AXI4-Stream プロトコル標準では、「マスター」と「スレーブ」という用語が使用されます。このドキュメントで使用される同等の Microchip 用語は、それぞれイニシエーターとターゲットです。
まとめ（質問する）
次の表は、DDR AXI4 アービターの特性の概要を示しています。

表1. DDR AXI4アービターの特性

このドキュメントは、DDR AXI4 Arbiter v2.2 に適用されます。

• PolarFire®SoC
• ポーラファイア
• RTG4™
• イグルー® 2
• SmartFusion® 2

Libero® SoC v12.3 以降のリリースが必要です。IP はライセンスなしで RTL モードで使用できます。詳細については、DDR_AXI4_Arbiter を参照してください。

特徴（質問する）

DDR AXI4 アービターの主な機能は次のとおりです。

• 8つの書き込みチャネル
• 8つの読み取りチャネル
• DDR コントローラへの AXI4 インターフェイス
• 設定可能なAXI4幅: 64、128、256、512ビット
• 設定可能なアドレス幅: 32～64 ビット

Libero® Design Suite での IP コアの実装 (質問する)
IP コアは、Libero SoC ソフトウェアの IP カタログにインストールする必要があります。これは、Libero SoC ソフトウェアの IP カタログ更新機能によって自動的にインストールされるか、カタログから IP コアを手動でダウンロードします。IP コアが Libero SoC ソフトウェア IP カタログにインストールされると、コアは SmartDesign ツール内で構成、生成、インスタンス化され、Libero プロジェクト リストに追加されます。
デバイスの使用率とパフォーマンス (質問する)
次の表は、DDR_AXI4_Arbiter に使用されるデバイスの使用率を示しています。
表2. DDR_AXI4_アービターの使用率

デバイス 詳細		リソース		性能 (MHz)	RAM について		数学ブロック	チップ グローバル
家族	デバイス	LUT	ダフ		LSRAM	μSRAM
PolarFire® SoC	MPFS250T-1	5411	4202	266	13	1	0	0
ポーラファイア	MPF300T-1	5411	4202	266	13	1	0	0
スマートフュージョン® 2	M2S150-1	5546	4309	192	15	1	0	0

重要：

• 上記の表のデータは、一般的な合成およびレイアウト設定を使用してキャプチャされています。IP は、32 つの書き込みチャネル、512 つの読み取りチャネル、XNUMX ビットのアドレス幅、および XNUMX ビットのデータ幅の構成に設定されています。
• パフォーマンス数値を達成するためにタイミング解析を実行している間、クロックは 200 MHz に制限されます。

機能説明（質問する）
このセクションでは、DDR_AXI4_Arbiter の実装の詳細について説明します。次の図は、DDR AXI4 Arbiter のトップレベルのピン配置図を示しています。図 1-1. ネイティブ Arbiter インターフェイスのトップレベルのピン配置ブロック図

次の図は、バス インターフェイス モードの DDR_AXI4_Arbiter のシステム レベルのブロック図を示しています。図 1-2。DDR_AXI4_Arbiter のシステム レベルのブロック図

読み取りトランザクションは、特定の読み取りチャネルで入力信号 r(x)_req_i を High に設定することによってトリガーされます。 アービターは、読み取り要求を処理する準備ができたら、確認応答によって応答します。 それなら、それはampアービタは、開始 AXI アドレスを読み取り、外部イニシエーターから入力されるバースト サイズを読み取ります。チャネルは入力を処理し、DDR メモリからデータを読み取るために必要な AXI トランザクションを生成します。アービタからの読み取りデータ出力は、すべての読み取りチャネルに共通です。データの読み取り中、対応するチャネルの読み取りデータ有効がハイになります。読み取りトランザクションの終了は、要求されたすべてのバイトが送信されると、読み取り完了信号によって示されます。読み取りトランザクションと同様に、書き込みトランザクションは、入力信号 w(x)_req_i をハイに設定することによってトリガーされます。要求信号とともに、書き込み開始アドレスとバースト長が要求中に提供されなければなりません。アービタが書き込まれた要求を処理できる場合、対応するチャネルで確認信号を送信して応答します。次に、ユーザーはチャネルで書き込みデータとデータ有効信号を提供する必要があります。データ有効ハイ期間のクロック数は、バースト長と一致する必要があります。アービターは書き込み操作を完了し、書き込みトランザクションの完了を示す書き込み完了信号をハイに設定します。
DDR_AXI4_Arbiter パラメータとインターフェイス信号 (質問する)
このセクションでは、DDR_AXI4_Arbiter GUI コンフィギュレータのパラメータと I/O 信号について説明します。
2.1 構成設定 (質問する)
次の表は、DDR_AXI4_Arbiter のハードウェア実装で使用される構成パラメータの説明を示しています。これらは汎用パラメータであり、アプリケーションの要件に応じて変更できます。

表2-1. 構成パラメータ

信号 名前	説明
AXI ID 幅	AXI ID の幅を定義します。
AXI データ幅	AXI データ幅を定義します。
AXI アドレス幅	AXIアドレス幅を定義する
読み取りチャネル数	ドロップダウン メニューから、1 チャネルから 8 チャネルまでの範囲で必要な書き込みチャネル数を選択するオプション。
書き込みチャネル数	ドロップダウン メニューから、1 チャネルから 8 チャネルまでの範囲で必要な読み取りチャネル数を選択するオプション。
AXI4_選択	AXI4_MASTER と AXI4_MIRRORED_SLAVE を選択するオプション。
アービターインターフェース	バス インターフェイスを選択するオプション。

信号の入力と出力 (質問する)
次の表に、DDR AXI4 Arbiter for Bus インターフェイスの入力ポートと出力ポートを示します。
表2-2. アービターバスインターフェイスの入力ポートと出力ポート

信号 名前	方向	幅	説明
リセット_i	入力	—	設計へのアクティブロー非同期リセット信号
sys_ckl_i	入力	—	システム時計
ddr_ctrl_ready_i	入力	—	DDRコントローラから準備完了入力信号を受信
有効	入力	—	読み取りチャネル0からの読み取り要求
ARSIZE_I_0	入力	8ビット	読み取りチャネル 0 からの読み取りバースト サイズ
アラド	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 0 の読み取りを開始する DDR アドレス
準備完了	出力	—	読み取りチャネル 0 からの読み取り要求に対するアービターの確認応答
無効	出力	—	読み取りチャネル0からの読み取りデータが有効
翻訳元	出力	[AXI_DATA_WIDTH-1:0]	読み取りチャネル0からデータを読み取る
RLAST_O_0	出力	—	読み取りチャネル0からフレーム終了信号を読み取る
バスユーザー_O_r0	出力	—	読み取りチャネル 0 の読み取り完了
有効	入力	—	読み取りチャネル1からの読み取り要求
ARSIZE_I_1	入力	8ビット	読み取りチャネル1からの読み取りバーストサイズ
アラド	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 1 の読み取りを開始する DDR アドレス
準備完了	出力	—	読み取りチャネル 1 からの読み取り要求に対するアービターの確認応答
無効	出力	—	読み取りチャネル1からの読み取りデータが有効
翻訳元	出力	[AXI_DATA_WIDTH-1:0]	読み取りチャネル1からデータを読み取る
RLAST_O_1	出力	—	読み取りチャネル1からフレーム終了信号を読み取る
バスユーザー_O_r1	出力	—	読み取りチャネル 1 の読み取り完了
有効	入力	—	読み取りチャネル2からの読み取り要求

…………続き
信号 名前	方向	幅	説明
ARSIZE_I_2	入力	8ビット	読み取りチャネル2からの読み取りバーストサイズ
アラド	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 2 の読み取りを開始する DDR アドレス
準備完了	出力	—	読み取りチャネル 2 からの読み取り要求に対するアービターの確認応答
無効	出力	—	読み取りチャネル2からの読み取りデータが有効
翻訳元	出力	[AXI_DATA_WIDTH-1:0]	読み取りチャネル2からデータを読み取る
RLAST_O_2	出力	—	読み取りチャネル2からフレーム終了信号を読み取る
バスユーザー_O_r2	出力	—	読み取りチャネル 2 の読み取り完了
有効	入力	—	読み取りチャネル3からの読み取り要求
ARSIZE_I_3	入力	8ビット	読み取りチャネル3からの読み取りバーストサイズ
アラド	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 3 の読み取りを開始する DDR アドレス
準備完了	出力	—	読み取りチャネル 3 からの読み取り要求に対するアービターの確認応答
無効	出力	—	読み取りチャネル3からの読み取りデータが有効
翻訳元	出力	[AXI_DATA_WIDTH-1:0]	読み取りチャネル3からデータを読み取る
RLAST_O_3	出力	—	読み取りチャネル3からフレーム終了信号を読み取る
バスユーザー_O_r3	出力	—	読み取りチャネル 3 の読み取り完了
有効	入力	—	読み取りチャネル4からの読み取り要求
ARSIZE_I_4	入力	8ビット	読み取りチャネル4からの読み取りバーストサイズ
アラド	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 4 の読み取りを開始する DDR アドレス
準備完了	出力	—	読み取りチャネル 4 からの読み取り要求に対するアービターの確認応答
無効	出力	—	読み取りチャネル4からの読み取りデータが有効
翻訳元	出力	[AXI_DATA_WIDTH-1:0]	読み取りチャネル4からデータを読み取る
RLAST_O_4	出力	—	読み取りチャネル4からフレーム終了信号を読み取る
バスユーザー_O_r4	出力	—	読み取りチャネル 4 の読み取り完了
有効	入力	—	読み取りチャネル5からの読み取り要求
ARSIZE_I_5	入力	8ビット	読み取りチャネル5からの読み取りバーストサイズ
アラド	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 5 の読み取りを開始する DDR アドレス
準備完了	出力	—	読み取りチャネル 5 からの読み取り要求に対するアービターの確認応答
無効	出力	—	読み取りチャネル5からの読み取りデータが有効
翻訳元	出力	[AXI_DATA_WIDTH-1:0]	読み取りチャネル5からデータを読み取る
RLAST_O_5	出力	—	読み取りチャネル5からフレーム終了信号を読み取る
バスユーザー_O_r5	出力	—	読み取りチャネル 5 の読み取り完了
有効	入力	—	読み取りチャネル6からの読み取り要求
ARSIZE_I_6	入力	8ビット	読み取りチャネル6からの読み取りバーストサイズ
アラド	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 6 の読み取りを開始する DDR アドレス
準備完了	出力	—	読み取りチャネル 6 からの読み取り要求に対するアービターの確認応答
無効	出力	—	読み取りチャネル6からの読み取りデータが有効
翻訳元	出力	[AXI_DATA_WIDTH-1:0]	読み取りチャネル6からデータを読み取る
RLAST_O_6	出力	—	読み取りチャネル6からフレーム終了信号を読み取る

…………続き
信号 名前	方向	幅	説明
バスユーザー_O_r6	出力	—	読み取りチャネル 6 の読み取り完了
有効	入力	—	読み取りチャネル7からの読み取り要求
ARSIZE_I_7	入力	8ビット	読み取りチャネル7からの読み取りバーストサイズ
アラド	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 7 の読み取りを開始する DDR アドレス
準備完了	出力	—	読み取りチャネル 7 からの読み取り要求に対するアービターの確認応答
無効	出力	—	読み取りチャネル7からの読み取りデータが有効
翻訳元	出力	[AXI_DATA_WIDTH-1:0]	読み取りチャネル7からデータを読み取る
RLAST_O_7	出力	—	読み取りチャネル7からフレーム終了信号を読み取る
バスユーザー_O_r7	出力	—	読み取りチャネル 7 の読み取り完了
アマゾンサイズ	入力	8ビット	書き込みチャネル 0 の書き込みバースト サイズ
翻訳元	入力	[AXI_DATA_WIDTH-1:0]	ビデオデータ入力書き込みチャネル0
無効	入力	—	書き込みチャネル0に有効な書き込みデータ
AWVALID_I_0	入力	—	書き込みチャネル0からの書き込み要求
翻訳元	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル0から書き込みを行う必要があるDDRアドレス
よっしゃ	出力	—	書き込みチャネル 0 からの書き込み要求に対するアービターの確認応答
バスユーザーO_0	出力	—	書き込みチャネル 0 への書き込み完了
アマゾンサイズ	入力	8ビット	書き込みチャネル 1 の書き込みバースト サイズ
翻訳元	入力	[AXI_DATA_WIDTH-1:0]	ビデオデータ入力書き込みチャネル1
無効	入力	—	書き込みチャネル1に有効な書き込みデータ
AWVALID_I_1	入力	—	書き込みチャネル1からの書き込み要求
翻訳元	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル1から書き込みを行う必要があるDDRアドレス
よっしゃ	出力	—	書き込みチャネル 1 からの書き込み要求に対するアービターの確認応答
バスユーザーO_1	出力	—	書き込みチャネル 1 への書き込み完了
アマゾンサイズ	入力	8ビット	書き込みチャネル 2 の書き込みバースト サイズ
翻訳元	入力	[AXI_DATA_WIDTH-1:0]	ビデオデータ入力書き込みチャネル2
無効	入力	—	書き込みチャネル2に有効な書き込みデータ
AWVALID_I_2	入力	—	書き込みチャネル2からの書き込み要求
翻訳元	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル2から書き込みを行う必要があるDDRアドレス
よっしゃ	出力	—	書き込みチャネル 2 からの書き込み要求に対するアービターの確認応答
バスユーザーO_2	出力	—	書き込みチャネル 2 への書き込み完了
アマゾンサイズ	入力	8ビット	書き込みチャネル 3 の書き込みバースト サイズ
翻訳元	入力	[AXI_DATA_WIDTH-1:0]	ビデオデータ入力書き込みチャネル3
無効	入力	—	書き込みチャネル3に有効な書き込みデータ
AWVALID_I_3	入力	—	書き込みチャネル3からの書き込み要求
翻訳元	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル3から書き込みを行う必要があるDDRアドレス
よっしゃ	出力	—	書き込みチャネル 3 からの書き込み要求に対するアービターの確認応答
バスユーザーO_3	出力	—	書き込みチャネル 3 への書き込み完了
アマゾンサイズ	入力	8ビット	書き込みチャネル 4 の書き込みバースト サイズ

…………続き
信号 名前	方向	幅	説明
翻訳元	入力	[AXI_DATA_WIDTH-1:0]	ビデオデータ入力書き込みチャネル4
無効	入力	—	書き込みチャネル4に有効な書き込みデータ
AWVALID_I_4	入力	—	書き込みチャネル4からの書き込み要求
翻訳元	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル4から書き込みを行う必要があるDDRアドレス
よっしゃ	出力	—	書き込みチャネル 4 からの書き込み要求に対するアービターの確認応答
バスユーザーO_4	出力	—	書き込みチャネル 4 への書き込み完了
アマゾンサイズ	入力	8ビット	書き込みチャネル 5 の書き込みバースト サイズ
翻訳元	入力	[AXI_DATA_WIDTH-1:0]	ビデオデータ入力書き込みチャネル5
無効	入力	—	書き込みチャネル5に有効な書き込みデータ
AWVALID_I_5	入力	—	書き込みチャネル5からの書き込み要求
翻訳元	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル5から書き込みを行う必要があるDDRアドレス
よっしゃ	出力	—	書き込みチャネル 5 からの書き込み要求に対するアービターの確認応答
バスユーザーO_5	出力	—	書き込みチャネル 5 への書き込み完了
アマゾンサイズ	入力	8ビット	書き込みチャネル 6 の書き込みバースト サイズ
翻訳元	入力	[AXI_DATA_WIDTH-1:0]	ビデオデータ入力書き込みチャネル6
無効	入力	—	書き込みチャネル6に有効な書き込みデータ
AWVALID_I_6	入力	—	書き込みチャネル6からの書き込み要求
翻訳元	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル6から書き込みを行う必要があるDDRアドレス
よっしゃ	出力	—	書き込みチャネル 6 からの書き込み要求に対するアービターの確認応答
バスユーザーO_6	出力	—	書き込みチャネル 6 への書き込み完了
アマゾンサイズ	入力	8ビット	書き込みチャネル7からの書き込みバーストサイズ
翻訳元	入力	[AXI_DATA_WIDTH-1:0]	ビデオデータ入力書き込みチャネル7
無効	入力	—	書き込みチャネル7に有効な書き込みデータ
AWVALID_I_7	入力	—	書き込みチャネル7から要求を書き込む
翻訳元	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル7から書き込みが行われるDDRアドレス
よっしゃ	出力	—	書き込みチャネル 7 からの書き込み要求に対するアービターの確認応答
バスユーザーO_7	出力	—	書き込みチャネル 7 への書き込み完了

次の表は、ネイティブ インターフェイスの DDR AXI4 アービターの入力ポートと出力ポートを示しています。
表2-3. ネイティブアービターインターフェースの入力ポートと出力ポート

信号 名前	方向	幅	説明
リセット_i	入力	—	設計するアクティブロー非同期リセット信号
sys_clk_i	入力	—	システム時計
ddr_ctrl_ready_i	入力	—	DDRコントローラからレディ入力信号を受信
r0_req_i	入力	—	イニシエーター 0 からの読み取り要求
r0_バーストサイズ_i	入力	8ビット	読み取りバーストサイズ
r0_r開始アドレス	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 0 の読み取りを開始する DDR アドレス
r0_ack_o	出力	—	イニシエーター 0 からの読み取り要求に対するアービターの確認応答

…………続き
信号 名前	方向	幅	説明
r0_データ有効	出力	—	読み取りチャネル0からの読み取りデータが有効
完了しました	出力	—	イニシエーター 0 への読み取り完了
r1_req_i	入力	—	イニシエーター 1 からの読み取り要求
r1_バーストサイズ_i	入力	8ビット	読み取りバーストサイズ
r1_r開始アドレス	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 1 の読み取りを開始する DDR アドレス
r1_ack_o	出力	—	イニシエーター 1 からの読み取り要求に対するアービターの確認応答
r1_データ有効	出力	—	読み取りチャネル1からの読み取りデータが有効
完了しました	出力	—	イニシエーター 1 への読み取り完了
r2_req_i	入力	—	イニシエーター 2 からの読み取り要求
r2_バーストサイズ_i	入力	8ビット	読み取りバーストサイズ
r2_r開始アドレス	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 2 の読み取りを開始する DDR アドレス
r2_ack_o	出力	—	イニシエーター 2 からの読み取り要求に対するアービターの確認応答
r2_データ有効	出力	—	読み取りチャネル2からの読み取りデータが有効
完了しました	出力	—	イニシエーター 2 への読み取り完了
r3_req_i	入力	—	イニシエーター 3 からの読み取り要求
r3_バーストサイズ_i	入力	8ビット	読み取りバーストサイズ
r3_r開始アドレス	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 3 の読み取りを開始する DDR アドレス
r3_ack_o	出力	—	イニシエーター 3 からの読み取り要求に対するアービターの確認応答
r3_データ有効	出力	—	読み取りチャネル3からの読み取りデータが有効
完了しました	出力	—	イニシエーター 3 への読み取り完了
r4_req_i	入力	—	イニシエーター 4 からの読み取り要求
r4_バーストサイズ_i	入力	8ビット	読み取りバーストサイズ
r4_r開始アドレス	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 4 の読み取りを開始する DDR アドレス
r4_ack_o	出力	—	イニシエーター 4 からの読み取り要求に対するアービターの確認応答
r4_データ有効	出力	—	読み取りチャネル4からの読み取りデータが有効
完了しました	出力	—	イニシエーター 4 への読み取り完了
r5_req_i	入力	—	イニシエーター 5 からの読み取り要求
r5_バーストサイズ_i	入力	8ビット	読み取りバーストサイズ
r5_r開始アドレス	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 5 の読み取りを開始する DDR アドレス
r5_ack_o	出力	—	イニシエーター 5 からの読み取り要求に対するアービターの確認応答
r5_データ有効	出力	—	読み取りチャネル5からの読み取りデータが有効
完了しました	出力	—	イニシエーター 5 への読み取り完了
r6_req_i	入力	—	イニシエーター 6 からの読み取り要求
r6_バーストサイズ_i	入力	8ビット	読み取りバーストサイズ
r6_r開始アドレス	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 6 の読み取りを開始する DDR アドレス
r6_ack_o	出力	—	イニシエーター 6 からの読み取り要求に対するアービターの確認応答
r6_データ有効	出力	—	読み取りチャネル6からの読み取りデータが有効
完了しました	出力	—	イニシエーター 6 への読み取り完了
r7_req_i	入力	—	イニシエーター 7 からの読み取り要求
r7_バーストサイズ_i	入力	8ビット	読み取りバーストサイズ

…………続き
信号 名前	方向	幅	説明
r7_r開始アドレス	入力	[AXI_ADDR_WIDTH – 1:0]	読み取りチャネル 7 の読み取りを開始する DDR アドレス
r7_ack_o	出力	—	イニシエーター 7 からの読み取り要求に対するアービターの確認応答
r7_データ有効	出力	—	読み取りチャネル7からの読み取りデータが有効
完了しました	出力	—	イニシエーター 7 への読み取り完了
rdata_o	出力	[AXI_DATA_WIDTH – 1:0]	読み取りチャネルからのビデオデータ出力
w0_バーストサイズ_i	入力	8ビット	書き込みバーストサイズ
w0_データ_i	入力	[AXI_DATA_WIDTH – 1:0]	書き込みチャネル0へのビデオデータ入力
w0_データ有効	入力	—	書き込みチャネル0に有効な書き込みデータ
必須	入力	—	イニシエーター 0 からの書き込み要求
w0_wstart_addr_i	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル0から書き込みを行う必要があるDDRアドレス
翻訳:	出力	—	イニシエーター 0 からの書き込み要求に対するアービターの確認応答
完了しました	出力	—	イニシエーター 0 への書き込み完了
w1_バーストサイズ_i	入力	8ビット	書き込みバーストサイズ
w1_データ_i	入力	[AXI_DATA_WIDTH – 1:0]	書き込みチャネル1へのビデオデータ入力
w1_データ有効	入力	—	書き込みチャネル1に有効な書き込みデータ
必須	入力	—	イニシエーター 1 からの書き込み要求
w1_wstart_addr_i	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル1から書き込みを行う必要があるDDRアドレス
翻訳:	出力	—	イニシエーター 1 からの書き込み要求に対するアービターの確認応答
完了しました	出力	—	イニシエーター 1 への書き込み完了
w2_バーストサイズ_i	入力	8ビット	書き込みバーストサイズ
w2_データ_i	入力	[AXI_DATA_WIDTH – 1:0]	書き込みチャネル2へのビデオデータ入力
w2_データ有効	入力	—	書き込みチャネル2に有効な書き込みデータ
必須	入力	—	イニシエーター 2 からの書き込み要求
w2_wstart_addr_i	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル2から書き込みを行う必要があるDDRアドレス
翻訳:	出力	—	イニシエーター 2 からの書き込み要求に対するアービターの確認応答
完了しました	出力	—	イニシエーター 2 への書き込み完了
w3_バーストサイズ_i	入力	8ビット	書き込みバーストサイズ
w3_データ_i	入力	[AXI_DATA_WIDTH – 1:0]	書き込みチャネル3へのビデオデータ入力
w3_データ有効	入力	—	書き込みチャネル3に有効な書き込みデータ
必須	入力	—	イニシエーター 3 からの書き込み要求
w3_wstart_addr_i	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル3から書き込みを行う必要があるDDRアドレス
翻訳:	出力	—	イニシエーター 3 からの書き込み要求に対するアービターの確認応答
完了しました	出力	—	イニシエーター 3 への書き込み完了
w4_バーストサイズ_i	入力	8ビット	書き込みバーストサイズ
w4_データ_i	入力	[AXI_DATA_WIDTH – 1:0]	書き込みチャネル4へのビデオデータ入力
w4_データ有効	入力	—	書き込みチャネル4に有効な書き込みデータ
必須	入力	—	イニシエーター 4 からの書き込み要求
w4_wstart_addr_i	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル4から書き込みが行われるDDRアドレス

…………続き
信号 名前	方向	幅	説明
翻訳:	出力	—	イニシエーター 4 からの書き込み要求に対するアービターの確認応答
完了しました	出力	—	イニシエーター 4 への書き込み完了
w5_バーストサイズ_i	入力	8ビット	書き込みバーストサイズ
w5_データ_i	入力	[AXI_DATA_WIDTH – 1:0]	書き込みチャネル5へのビデオデータ入力
w5_データ有効	入力	—	書き込みチャネル5に有効な書き込みデータ
必須	入力	—	イニシエーター 5 からの書き込み要求
w5_wstart_addr_i	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル5から書き込みを行う必要があるDDRアドレス
翻訳:	出力	—	イニシエーター 5 からの書き込み要求に対するアービターの確認応答
完了しました	出力	—	イニシエーター 5 への書き込み完了
w6_バーストサイズ_i	入力	8ビット	書き込みバーストサイズ
w6_データ_i	入力	[AXI_DATA_WIDTH – 1:0]	書き込みチャネル6へのビデオデータ入力
w6_データ有効	入力	—	書き込みチャネル6に有効な書き込みデータ
必須	入力	—	イニシエーター 6 からの書き込み要求
w6_wstart_addr_i	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル6から書き込みを行う必要があるDDRアドレス
翻訳:	出力	—	イニシエーター 6 からの書き込み要求に対するアービターの確認応答
完了しました	出力	—	イニシエーター 6 への書き込み完了
w7_バーストサイズ_i	入力	8ビット	書き込みバーストサイズ
w7_データ_i	入力	[AXI_DATA_WIDTH – 1:0]	書き込みチャネル7へのビデオデータ入力
w7_データ有効	入力	—	書き込みチャネル7に有効な書き込みデータ
必須	入力	—	イニシエーター 7 からの書き込み要求
w7_wstart_addr_i	入力	[AXI_ADDR_WIDTH – 1:0]	書き込みチャネル7から書き込みを行う必要があるDDRアドレス
翻訳:	出力	—	イニシエーター 7 からの書き込み要求に対するアービターの確認応答
完了しました	出力	—	イニシエーター 7 への書き込み完了
AXI I/F信号
アドレスチャネルの読み取り
乾燥した	出力	[AXI_ID_WIDTH – 1:0]	アドレスIDを読み取ります。識別 tag 信号の読み取りアドレス グループ用。
アラド	出力	[AXI_ADDR_WIDTH – 1:0]	読み取りアドレス。読み取りバースト トランザクションの初期アドレスを提供します。 バーストの開始アドレスのみが提供されます。
アーレン	出力	[7:0]	バースト長。バースト内の転送の正確な数を提供します。この情報により、アドレスに関連付けられたデータ転送の数が決まります。
arsize_o	出力	[2:0]	バースト サイズ。バースト内の各転送のサイズ。
アーバースト	出力	[1:0]	バースト タイプ。サイズ情報と組み合わせて、バースト内の各転送のアドレスがどのように計算されるかを詳しく説明します。 2'b01 に固定 à インクリメンタル アドレス バースト。
アーロック	出力	[1:0]	ロック タイプ。転送のアトミック特性に関する追加情報を提供します。 通常アクセスの場合は 2'b00 に修正されました。

…………続き
信号 名前	方向	幅	説明
アーケード	出力	[3:0]	キャッシュ タイプ。転送のキャッシュ可能な特性に関する追加情報を提供します。 4'b0000 に固定 à キャッシュ不可、バッファリング不可。
arprot_o さん	出力	[2:0]	保護タイプ。トランザクションの保護ユニット情報を提供します。3'b000 に固定され、通常の安全なデータ アクセスになります。
arvalid_o	出力	—	読み取りアドレスが有効です。HIGH の場合、読み取りアドレスと制御情報は有効であり、アドレス確認信号がすでに HIGH になるまで HIGH のままになります。 1 = アドレスと制御情報が有効 0 = アドレスと制御情報が無効です
すでに	入力	—	読み取りアドレス準備完了。ターゲットはアドレスと関連する制御信号を受け入れる準備ができています。 1 = ターゲット準備完了 0 = ターゲットの準備ができていません
データチャネルの読み取り
取り除く	入力	[AXI_ID_WIDTH – 1:0]	ID の読み取り tag. ID tag 信号の読み取りデータ グループの rid 値。rid 値はターゲットによって生成され、応答する読み取りトランザクションの arid 値と一致する必要があります。
rデータ	入力	[AXI_DATA_WIDTH – 1:0]	データの読み取り
応答	入力	[1:0]	応答を読みます。 読み取り転送のステータス。 許容される応答は、OKAY、EXOKAY、SLVERR、および DECERR です。
最後	入力	—	最後に読んでください。 読み取りバーストの最後の転送。
無効	入力	—	読み取り有効。必要な読み取りデータが利用可能であり、読み取り転送を完了できます。 1 = 読み取りデータが利用可能 0 = 読み取りデータが利用できません
準備完了	出力	—	読み取り準備完了。イニシエーターは読み取りデータと応答情報を受け入れることができます。 1=イニシエーター準備完了 0 = イニシエーターの準備ができていない
アドレスチャネルの書き込み
わきに	出力	[AXI_ID_WIDTH – 1:0]	アドレスIDを書き込みます。識別 tag 書き込みアドレス グループの信号用。
awaddr	出力	[AXI_ADDR_WIDTH – 1:0]	書き込みアドレス。書き込みバースト トランザクションの最初の転送のアドレスを提供します。関連する制御信号は、バースト内の残りの転送のアドレスを決定するために使用されます。
オーレン	出力	[7:0]	バースト長。バースト内の転送の正確な数を提供します。この情報により、アドレスに関連付けられたデータ転送の数が決まります。
サイズ	出力	[2:0]	バースト サイズ。バースト内の各転送のサイズ。バイト レーン ストローブは、更新するバイト レーンを正確に示します。
爆発	出力	[1:0]	バースト タイプ。サイズ情報と組み合わせて、バースト内の各転送のアドレスがどのように計算されるかを詳しく説明します。 2'b01 に固定 à インクリメンタル アドレス バースト。

…………続き
信号 名前	方向	幅	説明
ロック	出力	[1:0]	ロック タイプ。転送のアトミック特性に関する追加情報を提供します。 通常アクセスの場合は 2'b00 に修正されました。
awcache	出力	[3:0]	キャッシュ タイプ。トランザクションのバッファ可能、キャッシュ可能、ライトスルー、ライトバック、割り当て属性を示します。 4'b0000 に固定 à キャッシュ不可、バッファリング不可。
プロット	出力	[2:0]	保護タイプ。トランザクションの通常、特権、またはセキュア保護レベルと、トランザクションがデータ アクセスか命令アクセスかを示します。3'b000 に固定されます (通常、セキュア データ アクセス)。
無効	出力	—	書き込みアドレスが有効です。有効な書き込みアドレスと制御情報が利用可能であることを示します。 1 = アドレスと制御情報が利用可能 0 = アドレスと制御情報は利用できません。アドレス確認信号 awready が HIGH になるまで、アドレスと制御情報は安定したままです。
すでに	入力	—	書き込みアドレス準備完了。ターゲットがアドレスと関連する制御信号を受け入れる準備ができていることを示します。 1 = ターゲット準備完了 0 = ターゲットの準備ができていません
データチャネルの書き込み
wデータ	出力	[AXI_DATA_WIDTH – 1:0]	データを書き込む
ウストルブ	出力	[AXI_DATA_WIDTH – 8:0]	書き込みストローブ。この信号は、メモリ内のどのバイト レーンを更新するかを示します。書き込みデータ バスの 8 ビットごとに 1 つの書き込みストローブがあります。
ラスト	出力	—	最後に書き込みます。書き込みバーストの最後の転送です。
無効	出力	—	書き込み有効。有効な書き込みデータとストローブが利用可能です。1 = 書き込みデータとストローブが利用可能です 0 = 書き込みデータとストローブは利用できません
準備完了	入力	—	書き込み準備完了。ターゲットは書き込みデータを受け入れることができます。1 = ターゲット準備完了 0 = ターゲットの準備ができていません
応答チャネルの書き込み
入札	入力	[AXI_ID_WIDTH – 1:0]	レスポンスID。識別 tag 書き込み応答の。入札値は、ターゲットが応答している書き込みトランザクションの awid 値と一致する必要があります。
ブレスプ	入力	[1:0]	書き込み応答。書き込みトランザクションのステータス。許容される応答は OKAY、EXOKAY、SLVERR、および DECERR です。
無効	入力	—	書き込み応答が有効です。有効な書き込み応答が利用可能です。1 = 書き込み応答が利用可能です 0 = 書き込み応答が利用できません
パンのような	出力	—	応答準備完了。イニシエーターは応答情報を受け入れることができます。 1 = イニシエーター準備完了 0 = イニシエーターの準備ができていない

タイミング図 (質問する)
このセクションでは、DDR_AXI4_Arbiter のタイミング図について説明します。次の図は、読み取りおよび書き込み要求入力、開始メモリ アドレス、外部イニシエーターからの書き込み入力、読み取りまたは書き込み確認応答、およびアービターによって提供される読み取りまたは書き込み完了入力の接続を示しています。
図3-1. AXI4 インターフェイスを介した書き込み/読み取りに使用される信号のタイミング図

テストベンチ (質問する)
統合テストベンチは、ユーザー テストベンチと呼ばれる DDR_AXI4_Arbiter を検証およびテストするために使用されます。テストベンチは、DDR_AXI4_Arbiter IP の機能をチェックするために提供されています。このテストベンチは、バス インターフェイス構成の XNUMX つの読み取りチャネルと XNUMX つの書き込みチャネルに対してのみ機能します。
 シミュレーション（質問する）
次の手順では、テストベンチを使用してコアをシミュレートする方法について説明します。

1. Libero® SoCカタログタブを開き、ソリューション-ビデオを展開し、DDR_AXI4_Arbiterをダブルクリックして[OK]をクリックします。IPに関連付けられたドキュメントはドキュメントの下にリストされます。重要: カタログタブが表示されない場合は、 View > [ウィンドウ] メニューをクリックし、[カタログ] をクリックして表示します。

図4-1. Libero SoC カタログの DDR_AXI4_Arbiter IP コア

次に示すように、コンポーネントの作成ウィンドウが表示されます。[OK] をクリックします。名前が DDR_AXI4_ARBITER_PF_C0 であることを確認します。
図4-2. コンポーネントの作成

次の図に示すように、2 つの読み取りチャネルと 2 つの書き込みチャネルの IP を設定し、バス インターフェイスを選択して [OK] をクリックし、IP を生成します。
図4-3. 構成

[刺激階層] タブで、テストベンチ (DDR_AXI4_ARBITER_PF_tb.v) を選択し、右クリックして [事前合成デザインのシミュレーション] > [インタラクティブに開く] をクリックします。
重要： [Stimulus Hierarchy] タブが表示されない場合は、次の場所に移動します。 View > Windows メニューをクリックし、Stimulus Hierarchy をクリックして表示します。
図4-4. 合成前デザインのシミュレーションModelSimがテストベンチで開きます file、次の図に示すように。
図4-5. ModelSim シミュレーション ウィンドウ

重要： .do ファイルで指定された実行時間制限によりシミュレーションが中断された場合 file、run-allコマンドを使用してシミュレーションを完了します。
改訂履歴 (質問する)
改訂履歴には、ドキュメントに実装された変更内容が記述されます。変更内容は、最新の出版物から順に改訂順にリストされます。
表5-1. 改訂履歴

リビジョン	日付	説明
A	04/2023	以下は、文書のリビジョン A における変更点のリストです。 • ドキュメントを Microchip テンプレートに移行しました。 • 文書番号を 00004976 から DS50200950A に更新しました。 • 追加した 4. テストベンチ.
2.0	—	以下は、ドキュメントのリビジョン 2.0 での変更点のリストです。 • 追加した 図1-2. • 追加した 表2-2. • 一部の入力信号名と出力信号名を更新しました。 表2-2.
1.0	—	初回リリース。

Microchip FPGA サポート (質問する)
マイクロチップFPGA製品グループは、カスタマーサービス、カスタマーテクニカルサポートセンター、 webサイト、および世界中の営業所。 お客様の質問には既に回答がある可能性が非常に高いため、サポートに連絡する前に、Microchip のオンライン リソースにアクセスすることをお勧めします。 からテクニカル サポート センターに連絡してください。 webwww.microchip.com/supportのサイトをご覧ください。FPGAデバイスの部品番号を記入し、適切なケースカテゴリを選択し、設計をアップロードしてください。 fileテクニカル サポート ケースを作成するときに、次の点に注意してください。製品の価格、製品のアップグレード、更新情報、注文状況、承認など、技術以外の製品サポートについては、カスタマー サービスにお問い合わせください。

• 北米からは800.262.1060にお電話ください
• 海外からは650.318.4460にお電話ください
• 世界中どこからでもファックス650.318.8044

マイクロチップ情報 (質問する)

マイクロチップ Webサイト（質問する）
マイクロチップは、 webサイト マイクロチップ/。 これ webサイトは file顧客が簡単に利用できる情報を提供します。 利用可能なコンテンツには次のようなものがあります。

• 製品サポート – データシートと正誤表、アプリケーションノートとampファイル プログラム、デザイン リソース、ユーザー ガイドとハードウェア サポート ドキュメント、最新のソフトウェア リリース、およびアーカイブされたソフトウェア
• 一般的な技術サポート – よくある質問 (FAQ)、テクニカル サポート リクエスト、オンライン ディスカッション グループ、Microchip デザイン パートナー プログラム メンバー リスト
• マイクロチップの事業 – 製品セレクターと注文ガイド、マイクロチップ社の最新プレスリリース、セミナーとイベントのリスト、マイクロチップ社の営業所、代理店、工場代表者のリスト

商品変更届サービス（お問い合わせ）
Microchipの製品変更通知サービスは、お客様がMicrochip製品の最新情報を入手できるよう支援します。登録者は、特定の製品ファミリまたは開発ツールに関連する変更、更新、改訂、または正誤表があるたびに電子メール通知を受け取ります。登録するには、 www.microchip.com/pcn 登録手順に従ってください。
カスタマーサポート (質問する)
Microchip 製品のユーザーは、いくつかのチャネルを通じてサポートを受けることができます。

• 販売代理店または代理店
• 現地営業所
• エンベデッドソリューションエンジニア（ESE）
• テクニカルサポート

サポートについては、販売代理店、担当者、または ESE にお問い合わせください。 現地の営業所もお客様をサポ​​ートします。 このドキュメントには、営業所と場所のリストが含まれています。 テクニカル サポートは、 webサイト: サポート.
Microchip がコード保護機能を考案 (質問する)
Microchip 製品のコード保護機能に関する次の詳細に注意してください。

• Microchip 製品は、それぞれの Microchip データ シートに記載されている仕様を満たしています。
• Microchip 社は、意図された方法で、動作仕様の範囲内で、通常の条件下で使用される場合、同社の製品ファミリは安全であると考えています。
• Microchip 社は知的財産権を重視し、積極的に保護しています。Microchip 社の製品のコード保護機能を侵害する行為は固く禁じられており、DigitalMillennium 著作権法に違反する可能性があります。
• Microchip 社も他の半導体メーカーも、自社のコードのセキュリティを保証することはできません。コード保護は、製品が「破られない」ことを保証するものではありません。コード保護は常に進化しています。Microchip 社は、自社製品のコード保護機能を継続的に改善することに尽力しています。

法的通知 (質問する)
この出版物およびここに記載されている情報は、マイクロチップ製品の設計、テスト、およびお客様のアプリケーションとの統合を含め、マイクロチップ製品でのみ使用できます。 この情報を他の方法で使用することは、これらの規約に違反します。 デバイス アプリケーションに関する情報は、お客様の利便性を目的としてのみ提供されており、アップデートによって置き換えられる場合があります。 アプリケーションが仕様を満たしていることを確認するのはあなたの責任です。 追加のサポートについては、最寄りの Microchip 営業所にお問い合わせいただくか、次の URL で追加サポートを入手してください。 www.microchip.com/en-us/support/design-help/ クライアント サポート サービス。この情報は、マイクロチップによって「現状のまま」提供されます。マイクロチップは、明示的か黙示的か、書面か口頭か、法定かその他かを問わず、情報に関連するいかなる種類の表明または保証も行いません。これには、非侵害、商品性、特定目的への適合性に関する黙示の保証、またはその状態、品質、性能に関する保証が含まれますが、これらに限定されません。いかなる場合も、マイクロチップは、情報またはその使用に関連して、その発生原因を問わず、いかなる種類の間接的、特別、懲罰的、偶発的、または結果的な損失、損害、費用、経費についても、たとえマイクロチップがその可能性を知らされていたり、損害が予見可能であったとしても、一切責任を負いません。法律で認められる最大限の範囲で、情報またはその使用に関連するすべての請求に対するマイクロチップの全責任は、情報に対してお客様がマイクロチップに直接支払った料金（ある場合）の金額を超えないものとします。生命維持および/または安全アプリケーションにおける Microchip デバイスの使用は、完全に購入者の責任であり、購入者は、かかる使用から生じるあらゆる損害、請求、訴訟、または費用から Microchip を防御し、補償し、免責することに同意するものとします。特に明記されていない限り、Microchip の知的財産権に基づくライセンスは、暗黙的またはその他の方法で譲渡されるものではありません。
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Microchip の名前とロゴ、Microchip ロゴ、Adaptec、AVR、AVR ロゴ、AVR Freaks、BesTime、BitCloud、CryptoMemory、CryptoRF、dsPIC、flexPWR、HELDO、IGLOO、JukeBlox、KeeLoq、Kleer、LANCheck、LinkMD、maXStylus、maXTouch、MediaLB、megaAVR、Microsemi、Microsemi ロゴ、MOST、MOST ロゴ、MPLAB、OptoLyzer、PIC、picoPower、PICSTART、PIC32 ロゴ、PolarFire、Prochip Designer、QTouch、SAM-BA、SenGenuity、SpyNIC、SST、SST ロゴ、SuperFlash、Symmetricom、SyncServer、Tachyon、TimeSource、tinyAVR、UNI/O、Vectron、および XMEGA は、米国およびその他の国における Microchip Technology Incorporated の登録商標です。 AgileSwitch、APT、ClockWorks、The Embedded Control Solutions Company、EtherSynch、Flashtec、Hyper Speed Control、HyperLight Load、Libero、motorBench、mTouch、Powermite 3、Precision Edge、ProASIC、ProASIC Plus、ProASIC Plus ロゴ、Quiet-Wire、SmartFusion、SyncWorld、Temux、TimeCesium、TimeHub、TimePictra、TimeProvider、TrueTime、ZL は、米国 Microchip Technology Incorporated の登録商標です。Adjacent Key Suppression、AKS、Analog-for-the-Digital Age、Any Capacitor、AnyIn、AnyOut、Augmented Switching、BlueSky、BodyCom、Clockstudio、CodeGuard、CryptoAuthentication、CryptoAutomotive、CryptoCompanion、CryptoController、dsPICDEM、dsPICDEM.net、Dynamic Average Matching、DAM、ECAN、Espresso T1S、EtherGREEN、 GridTime、IdealBridge、インサーキット シリアル プログラミング、ICSP、INICnet、インテリジェント パラレル化、IntelliMOS、チップ間接続、JitterBlocker、ノブ オン ディスプレイ、KoD、maxCrypto、maxView、memBrain、Mindi、MiWi、MPASM、MPF、MPLAB 認定ロゴ、MPLIB、MPLINK、MultiTRAK、NetDetach、Omniscient コード生成、PICDEM、PICDEM.net、PICkit、PICtail、PowerSmart、PureSilicon、QMatrix、REAL ICE、Ripple Blocker、RTAX 、RTG4、SAMICE、Serial Quad I/O、simpliPHY、SmartBuffer、SmartHLS、SMART-IS、storClad、SQI、SuperSwitcher、SuperSwitcher II、Switchtec、SynchroPHY、Total Endurance、Trusted Time、TSHARC、USBCheck、VariSense、VectorBlox、ベリファイ、 ViewSpan、WiperLock、XpressConnect、ZENA は、米国およびその他の国における Microchip Technology Incorporated の商標です。SQTP は、米国における Microchip Technology Incorporated のサービス マークです。Adaptec ロゴ、Frequency on Demand、Silicon Storage Technology、および Symmcom は、その他の国における Microchip Technology Inc. の登録商標です。GestIC は、その他の国における Microchip Technology Inc. の子会社である Microchip Technology Germany II GmbH & Co. KG の登録商標です。ここに記載されているその他の商標はすべて、各社の財産です。© 2023、Microchip Technology Incorporated およびその子会社。無断複写・転載を禁じます。
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ドキュメント / リソース

MICROCHIP DDR AXI4 アービター [pdf] ユーザーガイド DDR AXI4 アービター、DDR AXI4、アービター

参考文献

• ユーザーマニュアル