MICROCHIP DDR AXI4 Arbiter

Uvod: Standard protokola AXI4-Stream koristi terminologiju Master i Slave. Ekvivalentna Microchip terminologija koja se koristi u ovom dokumentu je Inicijator i Cilj, respektivno.
sažetak: Sljedeća tabela daje sažetak karakteristika DDR AXI4 Arbitera.

Karakteristično	Vrijednost
Core Version	DDR AXI4 Arbiter v2.2
Podržane porodice uređaja	–
Podržano licenciranje toka alata	–

Karakteristike: DDR AXI4 Arbiter ima sljedeće ključne karakteristike:

• IP jezgro mora biti instalirano u IP katalog Libero SoC softvera.
• Jezgro se konfiguriše, generiše i instancira unutar SmartDesign alata za uključivanje u listu Libero projekata.

Korištenje uređaja i performanse:

Detalji uređaja	Porodica	Uređaj	Resursi	Performanse (MHz)
LUTs DFF RAMs LSRAM SRAM Math Blocks Chip Globals	PolarFire	MPF300T-1	5411 4202	266

Funkcionalni opis

Funkcionalni opis: Ovaj odjeljak opisuje detalje implementacije DDR_AXI4_Arbitera. Sljedeća slika prikazuje pin-out dijagram DDR AXI4 Arbitera.

DDR_AXI4_Parametri arbitra i signali interfejsa

Postavke konfiguracije:
Postavke konfiguracije za DDR_AXI4_Arbiter nisu navedene u ovom dokumentu.

Ulazi i izlazi signali:
Ulazni i izlazni signali za DDR_AXI4_Arbiter nisu navedeni u ovom dokumentu.

Vremenski dijagrami
Vremenski dijagrami za DDR_AXI4_Arbiter nisu navedeni u ovom dokumentu.

Testbench

simulacija:
Detalji simulacije za DDR_AXI4_Arbiter nisu navedeni u ovom dokumentu.
Istorija revizija
Historija revizija za DDR_AXI4_Arbiter nije navedena u ovom dokumentu.
Microchip FPGA podrška
Informacije o podršci za Microchip FPGA za DDR_AXI4_Arbiter nisu navedene u ovom dokumentu.

Upute za upotrebu proizvoda

1. Instalirajte DDR AXI4 Arbiter v2.2 u IP katalog Libero SoC softvera.
2. Konfigurirajte, generirajte i instancirajte jezgro unutar SmartDesign alata za uključivanje u listu Libero projekata.

Uvod (Postavite pitanje)

Memorije su sastavni dio svake tipične video i grafičke aplikacije. Koriste se za baferovanje čitavih video okvira kada lokalna memorija FPGA nije dovoljna da zadrži ceo okvir. Kada postoji višestruko čitanje i upisivanje video okvira u DDR, arbitar će biti potreban da arbitrira između više zahtjeva. DDR AXI4 Arbiter IP pruža 8 kanala za upisivanje za upisivanje bafera okvira u eksternu DDR memoriju i 8 kanala za čitanje za čitanje okvira iz eksterne memorije. Arbitraža se zasniva na principu „prvi dođe, prvi dobije“. Ako se dva zahtjeva jave istovremeno, prioritet će imati kanal sa nižim brojem kanala. Arbitar se povezuje na IP DDR kontrolera preko AXI4 interfejsa. DDR AXI4 Arbiter pruža AXI4 Initiator interfejs za DDR on-chip kontrolere. Arbitar podržava do osam kanala za upisivanje i osam kanala za čitanje. Blok arbitrira između osam kanala za čitanje kako bi omogućio pristup AXI kanalu za čitanje na način prvi koji je došao. Blok arbitrira između osam kanala za upisivanje kako bi omogućio pristup AXI kanalu za upisivanje na način prvi koji je došao. Svih osam kanala za čitanje i upisivanje ima jednak prioritet. AXI4 Initiator interfejs Arbiter IP može se konfigurisati za različite širine podataka u rasponu od 64 bita do 512 bita.
Važno: Standard protokola AXI4-Stream koristi terminologiju “Master” i “Slave”. Ekvivalentna Microchip terminologija koja se koristi u ovom dokumentu je Inicijator i Cilj, respektivno.
Sažetak (Postavite pitanje)
Sljedeća tabela daje sažetak karakteristika DDR AXI4 Arbitera.

Tabela 1. Karakteristike DDR AXI4 arbitra

Ovaj dokument se odnosi na DDR AXI4 Arbiter v2.2.

• PolarFire® SoC
• PolarFire
• RTG4™
• IGLOO® 2
• SmartFusion® 2

Zahtijeva Libero® SoC v12.3 ili novija izdanja. IP se može koristiti u RTL modu bez ikakve licence. Za više informacija pogledajte DDR_AXI4_Arbiter.

Karakteristike (Postavite pitanje)

DDR AXI4 Arbiter ima sljedeće ključne karakteristike:

• Osam kanala za pisanje
• Osam kanala za čitanje
• AXI4 sučelje za DDR kontroler
• Konfigurabilna širina AXI4: 64, 128, 256 i 512 bita
• Konfigurabilna širina adrese: 32 do 64 bita

Implementacija IP Core u Libero® Design Suite (Postavite pitanje)
IP jezgro mora biti instalirano u IP katalog Libero SoC softvera. Ovo se automatski instalira putem funkcije ažuriranja IP kataloga u Libero SoC softveru, ili se IP jezgro ručno preuzima iz kataloga. Jednom kada se IP jezgro instalira u Libero SoC softverski IP katalog, jezgro se konfiguriše, generiše i instancira unutar SmartDesign alata za uključivanje u listu Libero projekata.
Korištenje uređaja i performanse (Postavite pitanje)
Sljedeća tabela navodi korištenje uređaja koji se koristi za DDR_AXI4_Arbiter.
Tabela 2. DDR_AXI4_Korišćenje arbitra

Uređaj Detalji		Resursi		Performanse (MHz)	RAM-ovi		Math Blocks	Čip Globals
Porodica	Uređaj	LUTs	DFF		LSRAM	μSRAM
PolarFire® SoC	MPFS250T-1	5411	4202	266	13	1	0	0
PolarFire	MPF300T-1	5411	4202	266	13	1	0	0
SmartFusion® 2	M2S150-1	5546	4309	192	15	1	0	0

Važno:

• Podaci u prethodnoj tabeli su uhvaćeni pomoću tipičnih postavki sinteze i rasporeda. IP je konfigurisan za osam kanala za upisivanje, osam kanala za čitanje, širinu adrese od 32 bita i širinu podataka od 512 bita.
• Takt je ograničen na 200 MHz dok se izvodi analiza vremena kako bi se postigli brojevi performansi.

Funkcionalni opis (Postavite pitanje)
Ovaj odjeljak opisuje detalje implementacije DDR_AXI4_Arbitera. Sljedeća slika prikazuje pin-out dijagram DDR AXI4 Arbitera. Slika 1-1. Blok dijagram pin-outa najviše razine za izvorni arbiterski interfejs

Sljedeća slika prikazuje blok dijagram na nivou sistema za DDR_AXI4_Arbiter u načinu sučelja sabirnice. Slika 1-2. Blok dijagram na nivou sistema za DDR_AXI4_Arbiter

Transakcija čitanja se pokreće postavljanjem ulaznog signala r(x)_req_i visoko na određenom kanalu za čitanje. Arbitar odgovara potvrdom kada je spreman da servisira zahtjev za čitanje. Onda je sampleči početnu AXI adresu i čita veličinu bursta koja je unesena iz vanjskog inicijatora. Kanal obrađuje ulaze i generiše potrebne AXI transakcije za čitanje podataka iz DDR memorije. Izlaz podataka za čitanje iz arbitra je zajednički za sve kanale za čitanje. Tokom očitavanja podataka, validni očitani podaci za odgovarajući kanal postaju visoki. Kraj transakcije čitanja označava se signalom Read-done kada se pošalju svi traženi bajtovi. Slično transakciji čitanja, transakcija pisanja se pokreće postavljanjem ulaznog signala w(x)_req_i visoko. Zajedno sa signalom zahtjeva, početna adresa pisanja i dužina bursta moraju biti navedeni tokom zahtjeva. Kada je arbitar dostupan za servisiranje pismenog zahtjeva, on odgovara slanjem signala potvrde na odgovarajućem kanalu. Tada korisnik mora dostaviti podatke za upis zajedno sa signalom koji je validan na kanalu. Broj taktova u kojem su podaci važeći visoki period mora odgovarati dužini rafala. Arbitar završava operaciju pisanja i postavlja signal obavljenog pisanja na visoku vrijednost, označavajući završetak transakcije pisanja.
DDR_AXI4_Parametri arbitra i signali interfejsa (Postavite pitanje)
Ovaj odjeljak govori o parametrima u DDR_AXI4_Arbiter GUI konfiguratoru i I/O signalima.
2.1 Postavke konfiguracije (Postavite pitanje)
Sljedeća tablica navodi opis konfiguracijskih parametara koji se koriste u hardverskoj implementaciji DDR_AXI4_Arbiter. Ovo su generički parametri i mogu se mijenjati prema zahtjevima aplikacije.

Tabela 2-1. Parametar konfiguracije

Signal Ime	Opis
AXI ID širina	Definira širinu AXI ID-a.
AXI širina podataka	Definira širinu AXI podataka.
AXI Address Width	Definira širinu AXI adrese
Broj kanala za čitanje	Opcije za odabir potrebnog broja kanala za upisivanje iz padajućeg menija u rasponu od jednog kanala do osam kanala za upisivanje.
Broj kanala za pisanje	Opcije za odabir potrebnog broja kanala za čitanje iz padajućeg menija u rasponu od jednog kanala do osam kanala za čitanje.
AXI4_SELECTION	Opcije za izbor između AXI4_MASTER i AXI4_MIRRORED_SLAVE.
Arbiter Interface	Mogućnost odabira interfejsa magistrale.

Ulazni i izlazni signali (Postavite pitanje)
U sljedećoj tabeli navedeni su ulazni i izlazni portovi DDR AXI4 Arbiter for Bus interfejsa.
Tabela 2-2. Ulazni i izlazni portovi za Arbiter Bus Interface

Signal Ime	Smjer	Širina	Opis
reset_i	Input	—	Aktivan Niski signal asinkronog resetiranja za dizajn
sys_ckl_i	Input	—	Sistemski sat
ddr_ctrl_ready_i	Input	—	Prima ulazni signal spremnosti od DDR kontrolera
ARVALID_I_0	Input	—	Zahtjev za čitanje sa kanala za čitanje 0
ARSIZE_I_0	Input	8 bita	čitanje burst veličine iz kanala za čitanje 0
ARADDR_I_0	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 0
ARREADY_O_0	Izlaz	—	Potvrda arbitra za čitanje zahtjeva sa kanala za čitanje 0
RVALID_O_0	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 0
RDATA_O_0	Izlaz	[AXI_DATA_WIDTH-1 : 0]	Čitanje podataka sa kanala za čitanje 0
RLAST_O_0	Izlaz	—	Čitanje signala kraja okvira iz kanala za čitanje 0
BUSER_O_r0	Izlaz	—	Završetak čitanja za čitanje kanala 0
ARVALID_I_1	Input	—	Zahtjev za čitanje sa kanala za čitanje 1
ARSIZE_I_1	Input	8 bita	Čitanje burst veličine iz kanala za čitanje 1
ARADDR_I_1	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 1
ARREADY_O_1	Izlaz	—	Potvrda arbitra za čitanje zahtjeva sa kanala za čitanje 1
RVALID_O_1	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 1
RDATA_O_1	Izlaz	[AXI_DATA_WIDTH-1 : 0]	Čitanje podataka sa kanala za čitanje 1
RLAST_O_1	Izlaz	—	Čitanje signala kraja okvira iz kanala za čitanje 1
BUSER_O_r1	Izlaz	—	Završetak čitanja za čitanje kanala 1
ARVALID_I_2	Input	—	Zahtjev za čitanje sa kanala za čitanje 2

………..nastavljeno
Signal Ime	Smjer	Širina	Opis
ARSIZE_I_2	Input	8 bita	Čitanje burst veličine iz kanala za čitanje 2
ARADDR_I_2	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 2
ARREADY_O_2	Izlaz	—	Potvrda arbitra za čitanje zahtjeva sa kanala za čitanje 2
RVALID_O_2	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 2
RDATA_O_2	Izlaz	[AXI_DATA_WIDTH-1 : 0]	Čitanje podataka sa kanala za čitanje 2
RLAST_O_2	Izlaz	—	Čitanje signala kraja okvira iz kanala za čitanje 2
BUSER_O_r2	Izlaz	—	Završetak čitanja za čitanje kanala 2
ARVALID_I_3	Input	—	Zahtjev za čitanje sa kanala za čitanje 3
ARSIZE_I_3	Input	8 bita	Čitanje burst veličine iz kanala za čitanje 3
ARADDR_I_3	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 3
ARREADY_O_3	Izlaz	—	Potvrda arbitra za čitanje zahtjeva sa kanala za čitanje 3
RVALID_O_3	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 3
RDATA_O_3	Izlaz	[AXI_DATA_WIDTH-1 : 0]	Čitanje podataka sa kanala za čitanje 3
RLAST_O_3	Izlaz	—	Čitanje signala kraja okvira iz kanala za čitanje 3
BUSER_O_r3	Izlaz	—	Završetak čitanja za čitanje kanala 3
ARVALID_I_4	Input	—	Zahtjev za čitanje sa kanala za čitanje 4
ARSIZE_I_4	Input	8 bita	Čitanje burst veličine iz kanala za čitanje 4
ARADDR_I_4	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 4
ARREADY_O_4	Izlaz	—	Potvrda arbitra za čitanje zahtjeva sa kanala za čitanje 4
RVALID_O_4	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 4
RDATA_O_4	Izlaz	[AXI_DATA_WIDTH-1 : 0]	Čitanje podataka sa kanala za čitanje 4
RLAST_O_4	Izlaz	—	Čitanje signala kraja okvira iz kanala za čitanje 4
BUSER_O_r4	Izlaz	—	Završetak čitanja za čitanje kanala 4
ARVALID_I_5	Input	—	Zahtjev za čitanje sa kanala za čitanje 5
ARSIZE_I_5	Input	8 bita	Čitanje burst veličine iz kanala za čitanje 5
ARADDR_I_5	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 5
ARREADY_O_5	Izlaz	—	Potvrda arbitra za čitanje zahtjeva sa kanala za čitanje 5
RVALID_O_5	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 5
RDATA_O_5	Izlaz	[AXI_DATA_WIDTH-1 : 0]	Čitanje podataka sa kanala za čitanje 5
RLAST_O_5	Izlaz	—	Čitanje signala kraja okvira iz kanala za čitanje 5
BUSER_O_r5	Izlaz	—	Završetak čitanja za čitanje kanala 5
ARVALID_I_6	Input	—	Zahtjev za čitanje sa kanala za čitanje 6
ARSIZE_I_6	Input	8 bita	Čitanje burst veličine iz kanala za čitanje 6
ARADDR_I_6	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 6
ARREADY_O_6	Izlaz	—	Potvrda arbitra za čitanje zahtjeva sa kanala za čitanje 6
RVALID_O_6	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 6
RDATA_O_6	Izlaz	[AXI_DATA_WIDTH-1 : 0]	Čitanje podataka sa kanala za čitanje 6
RLAST_O_6	Izlaz	—	Čitanje signala kraja okvira iz kanala za čitanje 6

………..nastavljeno
Signal Ime	Smjer	Širina	Opis
BUSER_O_r6	Izlaz	—	Završetak čitanja za čitanje kanala 6
ARVALID_I_7	Input	—	Zahtjev za čitanje sa kanala za čitanje 7
ARSIZE_I_7	Input	8 bita	Čitanje burst veličine iz kanala za čitanje 7
ARADDR_I_7	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 7
ARREADY_O_7	Izlaz	—	Potvrda arbitra za čitanje zahtjeva sa kanala za čitanje 7
RVALID_O_7	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 7
RDATA_O_7	Izlaz	[AXI_DATA_WIDTH-1 : 0]	Čitanje podataka sa kanala za čitanje 7
RLAST_O_7	Izlaz	—	Čitanje signala kraja okvira iz kanala za čitanje 7
BUSER_O_r7	Izlaz	—	Završetak čitanja za čitanje kanala 7
AWSIZE_I_0	Input	8 bita	Veličina niza pisanja za kanal 0 upisivanja
WDATA_I_0	Input	[AXI_DATA_WIDTH-1:0]	Video podaci Ulaz za upisivanje kanala 0
WVALID_I_0	Input	—	Upišite podatke koji su važeći za pisanje kanala 0
AWVALID_I_0	Input	—	Zahtjev za pisanje sa kanala za pisanje 0
AWADDR_I_0	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 0
AWREADY_O_0	Izlaz	—	Potvrda arbitra za pisanje zahtjeva sa kanala za upisivanje 0
BUSER_O_0	Izlaz	—	Završetak pisanja za pisanje kanala 0
AWSIZE_I_1	Input	8 bita	Veličina niza pisanja za kanal 1 upisivanja
WDATA_I_1	Input	[AXI_DATA_WIDTH-1:0]	Video podaci Ulaz za upisivanje kanala 1
WVALID_I_1	Input	—	Upišite podatke koji su važeći za pisanje kanala 1
AWVALID_I_1	Input	—	Zahtjev za pisanje sa kanala za pisanje 1
AWADDR_I_1	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 1
AWREADY_O_1	Izlaz	—	Potvrda arbitra za pisanje zahtjeva sa kanala za upisivanje 1
BUSER_O_1	Izlaz	—	Završetak pisanja za pisanje kanala 1
AWSIZE_I_2	Input	8 bita	Veličina niza pisanja za kanal 2 upisivanja
WDATA_I_2	Input	[AXI_DATA_WIDTH-1:0]	Video podaci Ulaz za upisivanje kanala 2
WVALID_I_2	Input	—	Upišite podatke koji su važeći za pisanje kanala 2
AWVALID_I_2	Input	—	Zahtjev za pisanje sa kanala za pisanje 2
AWADDR_I_2	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 2
AWREADY_O_2	Izlaz	—	Potvrda arbitra za pisanje zahtjeva sa kanala za upisivanje 2
BUSER_O_2	Izlaz	—	Završetak pisanja za pisanje kanala 2
AWSIZE_I_3	Input	8 bita	Veličina niza pisanja za kanal 3 upisivanja
WDATA_I_3	Input	[AXI_DATA_WIDTH-1:0]	Video podaci Ulaz za upisivanje kanala 3
WVALID_I_3	Input	—	Upišite podatke koji su važeći za pisanje kanala 3
AWVALID_I_3	Input	—	Zahtjev za pisanje sa kanala za pisanje 3
AWADDR_I_3	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 3
AWREADY_O_3	Izlaz	—	Potvrda arbitra za pisanje zahtjeva sa kanala za upisivanje 3
BUSER_O_3	Izlaz	—	Završetak pisanja za pisanje kanala 3
AWSIZE_I_4	Input	8 bita	Veličina niza pisanja za kanal 4 upisivanja

………..nastavljeno
Signal Ime	Smjer	Širina	Opis
WDATA_I_4	Input	[AXI_DATA_WIDTH-1:0]	Video podaci Ulaz za upisivanje kanala 4
WVALID_I_4	Input	—	Upišite podatke koji su važeći za pisanje kanala 4
AWVALID_I_4	Input	—	Zahtjev za pisanje sa kanala za pisanje 4
AWADDR_I_4	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 4
AWREADY_O_4	Izlaz	—	Potvrda arbitra za pisanje zahtjeva sa kanala za upisivanje 4
BUSER_O_4	Izlaz	—	Završetak pisanja za pisanje kanala 4
AWSIZE_I_5	Input	8 bita	Veličina niza pisanja za kanal 5 upisivanja
WDATA_I_5	Input	[AXI_DATA_WIDTH-1:0]	Video podaci Ulaz za upisivanje kanala 5
WVALID_I_5	Input	—	Upišite podatke koji su važeći za pisanje kanala 5
AWVALID_I_5	Input	—	Zahtjev za pisanje sa kanala za pisanje 5
AWADDR_I_5	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 5
AWREADY_O_5	Izlaz	—	Potvrda arbitra za pisanje zahtjeva sa kanala za upisivanje 5
BUSER_O_5	Izlaz	—	Završetak pisanja za pisanje kanala 5
AWSIZE_I_6	Input	8 bita	Veličina niza pisanja za kanal 6 upisivanja
WDATA_I_6	Input	[AXI_DATA_WIDTH-1:0]	Video podaci Ulaz za upisivanje kanala 6
WVALID_I_6	Input	—	Upišite podatke koji su važeći za pisanje kanala 6
AWVALID_I_6	Input	—	Zahtjev za pisanje sa kanala za pisanje 6
AWADDR_I_6	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 6
AWREADY_O_6	Izlaz	—	Potvrda arbitra za pisanje zahtjeva sa kanala za upisivanje 6
BUSER_O_6	Izlaz	—	Završetak pisanja za pisanje kanala 6
AWSIZE_I_7	Input	8 bita	Veličina rafalnog pisanja iz kanala 7
WDATA_I_7	Input	[AXI_DATA_WIDTH-1:0]	Video podaci Ulaz za upisivanje kanala 7
WVALID_I_7	Input	—	Upišite podatke koji su važeći za pisanje kanala 7
AWVALID_I_7	Input	—	Napišite zahtjev sa kanala za pisanje 7
AWADDR_I_7	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se mora dogoditi upisivanje iz kanala za upisivanje 7
AWREADY_O_7	Izlaz	—	Potvrda arbitra za pisanje zahtjeva sa kanala za upisivanje 7
BUSER_O_7	Izlaz	—	Završetak pisanja za pisanje kanala 7

Sljedeća tabela navodi ulazne i izlazne portove DDR AXI4 Arbitera za izvorni interfejs.
Tabela 2-3. Ulazni i izlazni portovi za native Arbiter Interface

Signal Ime	Smjer	Širina	Opis
reset_i	Input	—	Aktivan niski asinhroni signal za resetiranje za dizajn
sys_clk_i	Input	—	Sistemski sat
ddr_ctrl_ready_i	Input	—	Prima ulazni signal spremnosti od DDR kontrolera
r0_req_i	Input	—	Zahtjev za čitanje inicijatora 0
r0_burst_size_i	Input	8 bita	Pročitajte veličinu rafala
r0_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 0
r0_ack_o	Izlaz	—	Potvrda arbitra da pročita zahtjev inicijatora 0

………..nastavljeno
Signal Ime	Smjer	Širina	Opis
r0_data_valid_o	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 0
r0_done_o	Izlaz	—	Čitanje završetka do pokretača 0
r1_req_i	Input	—	Zahtjev za čitanje inicijatora 1
r1_burst_size_i	Input	8 bita	Pročitajte veličinu rafala
r1_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 1
r1_ack_o	Izlaz	—	Potvrda arbitra da pročita zahtjev inicijatora 1
r1_data_valid_o	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 1
r1_done_o	Izlaz	—	Čitanje završetka do pokretača 1
r2_req_i	Input	—	Zahtjev za čitanje inicijatora 2
r2_burst_size_i	Input	8 bita	Pročitajte veličinu rafala
r2_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 2
r2_ack_o	Izlaz	—	Potvrda arbitra da pročita zahtjev inicijatora 2
r2_data_valid_o	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 2
r2_done_o	Izlaz	—	Čitanje završetka do pokretača 2
r3_req_i	Input	—	Zahtjev za čitanje inicijatora 3
r3_burst_size_i	Input	8 bita	Pročitajte veličinu rafala
r3_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 3
r3_ack_o	Izlaz	—	Potvrda arbitra da pročita zahtjev inicijatora 3
r3_data_valid_o	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 3
r3_done_o	Izlaz	—	Čitanje završetka do pokretača 3
r4_req_i	Input	—	Zahtjev za čitanje inicijatora 4
r4_burst_size_i	Input	8 bita	Pročitajte veličinu rafala
r4_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 4
r4_ack_o	Izlaz	—	Potvrda arbitra da pročita zahtjev inicijatora 4
r4_data_valid_o	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 4
r4_done_o	Izlaz	—	Čitanje završetka do pokretača 4
r5_req_i	Input	—	Zahtjev za čitanje inicijatora 5
r5_burst_size_i	Input	8 bita	Pročitajte veličinu rafala
r5_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 5
r5_ack_o	Izlaz	—	Potvrda arbitra da pročita zahtjev inicijatora 5
r5_data_valid_o	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 5
r5_done_o	Izlaz	—	Čitanje završetka do pokretača 5
r6_req_i	Input	—	Zahtjev za čitanje inicijatora 6
r6_burst_size_i	Input	8 bita	Pročitajte veličinu rafala
r6_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 6
r6_ack_o	Izlaz	—	Potvrda arbitra da pročita zahtjev inicijatora 6
r6_data_valid_o	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 6
r6_done_o	Izlaz	—	Čitanje završetka do pokretača 6
r7_req_i	Input	—	Zahtjev za čitanje inicijatora 7
r7_burst_size_i	Input	8 bita	Pročitajte veličinu rafala

………..nastavljeno
Signal Ime	Smjer	Širina	Opis
r7_rstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa odakle treba započeti čitanje za kanal za čitanje 7
r7_ack_o	Izlaz	—	Potvrda arbitra da pročita zahtjev inicijatora 7
r7_data_valid_o	Izlaz	—	Važeći podaci za čitanje sa kanala za čitanje 7
r7_done_o	Izlaz	—	Čitanje završetka do pokretača 7
rdata_o	Izlaz	[AXI_DATA_WIDTH – 1:0]	Izlaz video podataka iz kanala za čitanje
w0_burst_size_i	Input	8 bita	Upišite veličinu rafala
w0_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Ulaz video podataka za pisanje kanala 0
w0_data_valid_i	Input	—	Upišite podatke koji su važeći za pisanje kanala 0
w0_req_i	Input	—	Napišite zahtjev inicijatora 0
w0_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 0
w0_ack_o	Izlaz	—	Potvrda arbitra za pisanje zahtjeva od inicijatora 0
w0_done_o	Izlaz	—	Završetak pisanja inicijatoru 0
w1_burst_size_i	Input	8 bita	Upišite veličinu rafala
w1_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Ulaz video podataka za pisanje kanala 1
w1_data_valid_i	Input	—	Upišite podatke koji su važeći za pisanje kanala 1
w1_req_i	Input	—	Napišite zahtjev inicijatora 1
w1_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 1
w1_ack_o	Izlaz	—	Potvrda arbitra za pisanje zahtjeva od inicijatora 1
w1_done_o	Izlaz	—	Završetak pisanja inicijatoru 1
w2_burst_size_i	Input	8 bita	Upišite veličinu rafala
w2_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Ulaz video podataka za pisanje kanala 2
w2_data_valid_i	Input	—	Upišite podatke koji su važeći za pisanje kanala 2
w2_req_i	Input	—	Napišite zahtjev inicijatora 2
w2_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 2
w2_ack_o	Izlaz	—	Potvrda arbitra za pisanje zahtjeva od inicijatora 2
w2_done_o	Izlaz	—	Završetak pisanja inicijatoru 2
w3_burst_size_i	Input	8 bita	Upišite veličinu rafala
w3_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Ulaz video podataka za pisanje kanala 3
w3_data_valid_i	Input	—	Upišite podatke koji su važeći za pisanje kanala 3
w3_req_i	Input	—	Napišite zahtjev inicijatora 3
w3_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 3
w3_ack_o	Izlaz	—	Potvrda arbitra za pisanje zahtjeva od inicijatora 3
w3_done_o	Izlaz	—	Završetak pisanja inicijatoru 3
w4_burst_size_i	Input	8 bita	Upišite veličinu rafala
w4_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Ulaz video podataka za pisanje kanala 4
w4_data_valid_i	Input	—	Upišite podatke koji su važeći za pisanje kanala 4
w4_req_i	Input	—	Napišite zahtjev inicijatora 4
w4_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se mora dogoditi upisivanje iz kanala za upisivanje 4

………..nastavljeno
Signal Ime	Smjer	Širina	Opis
w4_ack_o	Izlaz	—	Potvrda arbitra za pisanje zahtjeva od inicijatora 4
w4_done_o	Izlaz	—	Završetak pisanja inicijatoru 4
w5_burst_size_i	Input	8 bita	Upišite veličinu rafala
w5_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Ulaz video podataka za pisanje kanala 5
w5_data_valid_i	Input	—	Upišite podatke koji su važeći za pisanje kanala 5
w5_req_i	Input	—	Napišite zahtjev inicijatora 5
w5_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 5
w5_ack_o	Izlaz	—	Potvrda arbitra za pisanje zahtjeva od inicijatora 5
w5_done_o	Izlaz	—	Završetak pisanja inicijatoru 5
w6_burst_size_i	Input	8 bita	Upišite veličinu rafala
w6_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Ulaz video podataka za pisanje kanala 6
w6_data_valid_i	Input	—	Upišite podatke koji su važeći za pisanje kanala 6
w6_req_i	Input	—	Napišite zahtjev inicijatora 6
w6_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 6
w6_ack_o	Izlaz	—	Potvrda arbitra za pisanje zahtjeva od inicijatora 6
w6_done_o	Izlaz	—	Završetak pisanja inicijatoru 6
w7_burst_size_i	Input	8 bita	Upišite veličinu rafala
w7_data_i	Input	[AXI_DATA_WIDTH – 1:0]	Ulaz video podataka za pisanje kanala 7
w7_data_valid_i	Input	—	Upišite podatke koji su važeći za pisanje kanala 7
w7_req_i	Input	—	Napišite zahtjev inicijatora 7
w7_wstart_addr_i	Input	[AXI_ADDR_WIDTH – 1:0]	DDR adresa na koju se upis mora dogoditi iz kanala za upisivanje 7
w7_ack_o	Izlaz	—	Potvrda arbitra za pisanje zahtjeva od inicijatora 7
w7_done_o	Izlaz	—	Završetak pisanja inicijatoru 7
AXI I/F signali
Pročitajte Adresni kanal
arid_o	Izlaz	[AXI_ID_WIDTH – 1:0]	Pročitajte ID adrese. Identifikacija tag za čitanu adresnu grupu signala.
araddr_o	Izlaz	[AXI_ADDR_WIDTH – 1:0]	Pročitaj adresu. Pruža početnu adresu burst transakcije čitanja. Navedena je samo početna adresa rafala.
arlen_o	Izlaz	[7:0]	Dužina praska. Pruža tačan broj prijenosa u nizu. Ove informacije određuju broj prijenosa podataka povezanih s adresom.
arsize_o	Izlaz	[2:0]	Veličina praska. Veličina svakog prijenosa u nizu.
arburst_o	Izlaz	[1:0]	Burst type. Zajedno s informacijama o veličini, detalji o tome kako se izračunava adresa za svaki prijenos unutar serije. Fiksno na 2'b01 à Inkrementalni rafal adrese.
arlock_o	Izlaz	[1:0]	Tip brave. Pruža dodatne informacije o atomskim karakteristikama prijenosa. Fiksno na 2'b00 à Normalan pristup.

………..nastavljeno
Signal Ime	Smjer	Širina	Opis
arcache_o	Izlaz	[3:0]	Vrsta keša. Pruža dodatne informacije o karakteristikama prijenosa koji se mogu keširati. Fiksno na 4'b0000 à Ne može se keširati i ne može se baferirati.
arprot_o	Izlaz	[2:0]	Vrsta zaštite. Pruža informacije o jedinici zaštite za transakciju. Fiksno na 3'b000 à Normalan, siguran pristup podacima.
arvalid_o	Izlaz	—	Pročitana adresa je važeća. Kada je HIGH, čitana adresa i kontrolne informacije su važeće i ostaju visoke sve dok signal potvrde adrese, već, ne bude visok. 1 = Adresa i kontrolne informacije su važeće 0 = Adresa i kontrolne informacije nisu važeće
arready_o	Input	—	Čitanje adrese spremno. Cilj je spreman da prihvati adresu i povezane kontrolne signale. 1 = meta spremna 0 = meta nije spremna
Read Data Channel
rid	Input	[AXI_ID_WIDTH – 1:0]	Pročitaj ID tag. ID tag očitanih podataka grupe signala. Vrijednost rid generira cilj i mora odgovarati arid vrijednosti transakcije čitanja na koju odgovara.
rdata	Input	[AXI_DATA_WIDTH – 1:0]	Pročitajte podatke
rresp	Input	[1:0]	Pročitajte odgovor. Status prijenosa čitanja. Dozvoljeni odgovori su OKAY, EXOKAY, SLVERR i DECERR.
rlast	Input	—	Čitaj zadnje. Zadnji prijenos u nizu čitanja.
rvalid	Input	—	Čitaj valjano. Potrebni podaci za čitanje su dostupni i prijenos čitanja se može završiti. 1 = dostupni podaci za čitanje 0 = očitani podaci nisu dostupni
rready	Izlaz	—	Read ready. Inicijator može prihvatiti pročitane podatke i informacije o odgovoru. 1= inicijator spreman 0 = inicijator nije spreman
Write Address Channel
awid	Izlaz	[AXI_ID_WIDTH – 1:0]	Upišite ID adrese. Identifikacija tag za grupu signala za upisivanje adrese.
awaddr	Izlaz	[AXI_ADDR_WIDTH – 1:0]	Napišite adresu. Pruža adresu prvog prijenosa u burst transakciji pisanja. Pridruženi kontrolni signali se koriste za određivanje adresa preostalih prijenosa u burstu.
awlen	Izlaz	[7:0]	Dužina praska. Pruža tačan broj prijenosa u nizu. Ove informacije određuju broj prijenosa podataka povezanih s adresom.
awsize	Izlaz	[2:0]	Veličina praska. Veličina svakog prijenosa u nizu. Strobovi bajt traka označavaju tačno koje bajt trake treba ažurirati.
awburst	Izlaz	[1:0]	Burst type. Zajedno s informacijama o veličini, detalji o tome kako se izračunava adresa za svaki prijenos unutar serije. Fiksno na 2'b01 à Inkrementalni rafal adrese.

………..nastavljeno
Signal Ime	Smjer	Širina	Opis
awlock	Izlaz	[1:0]	Tip brave. Pruža dodatne informacije o atomskim karakteristikama prijenosa. Fiksno na 2'b00 à Normalan pristup.
awcache	Izlaz	[3:0]	Vrsta keša. Označava atribute transakcije koji se mogu umenjivati, keširati, prepisivati, vraćati nazad i alocirati. Fiksno na 4'b0000 à Ne može se keširati i ne može se baferirati.
awprot	Izlaz	[2:0]	Vrsta zaštite. Označava normalan, privilegovani ili siguran nivo zaštite transakcije i da li je transakcija pristup podacima ili pristup instrukciji. Fiksno na 3'b000 à Normalan, siguran pristup podacima.
awvalid	Izlaz	—	Upišite ispravnu adresu. Označava da su dostupne važeća adresa za pisanje i kontrolne informacije. 1 = adresa i kontrolne informacije dostupne 0 = adresa i kontrolne informacije nisu dostupne. Adresa i kontrolne informacije ostaju stabilne sve dok signal potvrde adrese, već, ne postane VISOKO.
awready	Input	—	Upišite adresu spremno. Označava da je cilj spreman da prihvati adresu i povezane kontrolne signale. 1 = meta spremna 0 = meta nije spremna
Write Data Channel
wdata	Izlaz	[AXI_DATA_WIDTH – 1:0]	Upišite podatke
wstrb	Izlaz	[AXI_DATA_WIDTH – 8:0]	Pišite strobe. Ovaj signal pokazuje koje bajtove treba ažurirati u memoriji. Postoji jedan strobe za upisivanje za svakih osam bitova sabirnice podataka za upisivanje.
last	Izlaz	—	Napiši zadnje. Zadnji prijenos u nizu pisanja.
wvalid	Izlaz	—	Napišite validno. Dostupni su važeći podaci za upisivanje i stroboskop. 1 = podaci za upisivanje i dostupni strobovi 0 = podaci za upisivanje i strobovi nisu dostupni
Wready	Input	—	Pišite spremno. Target može prihvatiti podatke za upis. 1 = meta spremna 0 = meta nije spremna
Write Response Channel
bid	Input	[AXI_ID_WIDTH – 1:0]	ID odgovora. Identifikacija tag odgovora na pisanje. Vrijednost ponude mora odgovarati vrijednosti awid transakcije pisanja na koju cilj odgovara.
bresp	Input	[1:0]	Napišite odgovor. Status transakcije pisanja. Dozvoljeni odgovori su OKAY, EXOKAY, SLVERR i DECERR.
bvalid	Input	—	Napišite odgovor ispravan. Dostupan je važeći odgovor za pisanje. 1 = dostupan odgovor za pisanje 0 = odgovor za pisanje nije dostupan
hljeb	Izlaz	—	Odgovor spreman. Inicijator može prihvatiti informacije o odgovoru. 1 = inicijator spreman 0 = inicijator nije spreman

Vremenski dijagrami (Postavite pitanje)
Ovaj odjeljak govori o vremenskim dijagramima DDR_AXI4_Arbitra. Sljedeće slike prikazuju vezu ulaza zahtjeva za čitanje i pisanje, početnu memorijsku adresu, ulaze za upisivanje iz vanjskog inicijatora, potvrdu čitanja ili pisanja i ulaze za završetak čitanja ili pisanja koje daje arbitar.
Slika 3-1. Vremenski dijagram za signale koji se koriste u pisanju/čitanju preko AXI4 interfejsa

Testbench (Postavite pitanje)
Unificirani testbench se koristi za verifikaciju i testiranje DDR_AXI4_Arbiter koji se zove korisnički testbench. Testbench je obezbeđen za provjeru funkcionalnosti DDR_AXI4_Arbiter IP-a. Ovaj testni stol radi samo za dva kanala za čitanje i dva kanala za pisanje sa konfiguracijom Bus Interface.
 Simulacija (Postavite pitanje)
Sljedeći koraci opisuju kako simulirati jezgro pomoću testbench-a:

1. Otvorite karticu Libero® SoC Catalog, proširite Solutions-Video, dvaput kliknite na DDR_AXI4_Arbiter, a zatim kliknite na OK. Dokumentacija povezana sa IP-om navedena je pod Dokumentacija. Važno: Ako ne vidite karticu Katalog, idite na View > Windows meni i kliknite na Katalog da biste ga učinili vidljivim.

Slika 4-1. DDR_AXI4_Arbiter IP Core u Libero SoC katalogu

Pojavljuje se prozor Kreiraj komponentu kao što je prikazano u nastavku. Kliknite OK. Uvjerite se da je Ime DDR_AXI4_ARBITER_PF_C0.
Slika 4-2. Kreirajte komponentu

Konfigurišite IP za 2 kanala za čitanje, 2 kanala za upisivanje i izaberite Bus Interface kao što je prikazano na sledećoj slici i kliknite na OK da generišete IP.
Slika 4-3. Konfiguracija

Na kartici Hijerarhija stimulansa izaberite testnu ploču (DDR_AXI4_ARBITER_PF_tb.v), kliknite desnim tasterom miša, a zatim kliknite Simuliraj dizajn pre sinteze > Otvori interaktivno.
Važno: Ako ne vidite karticu Hijerarhija stimulansa, idite na View > Windows meni i kliknite Hijerarhija stimulansa da biste ga učinili vidljivim.
Slika 4-4. Simulacija predsinteznog dizajnaModelSim se otvara sa testbom file, kao što je prikazano na sljedećoj slici.
Slika 4-5. ModelSim Simulation Window

Važno: Ako je simulacija prekinuta zbog ograničenja vremena rada navedenog u .do file, koristite naredbu run -all da dovršite simulaciju.
Historija revizija (Postavite pitanje)
Historija revizija opisuje promjene koje su implementirane u dokument. Promjene su navedene po reviziji, počevši od najnovije publikacije.
Tabela 5-1. Istorija revizija

Revizija	Datum	Opis
A	04/2023	Slijedi lista izmjena u reviziji A dokumenta: • Migrirao dokument na Microchip šablon. • Ažurirao je broj dokumenta na DS00004976A sa 50200950. • Dodato 4. Testbench.
2.0	—	Slijedi lista izmjena u reviziji 2.0 dokumenta: • Dodato Slika 1-2. • Dodato Tabela 2-2. • Ažurirana imena nekih ulaznih i izlaznih signala u Tabela 2-2.
1.0	—	Prvo izdanje.

Microchip FPGA podrška (Pitajte)
Microchip FPGA grupa proizvoda podržava svoje proizvode raznim uslugama podrške, uključujući korisničku podršku, centar za tehničku podršku za korisnike, websajtu i prodajnim kancelarijama širom sveta. Korisnicima se predlaže da posete Microchip online resurse pre nego što kontaktiraju podršku jer je vrlo verovatno da je na njihova pitanja već odgovoreno. Kontaktirajte centar za tehničku podršku putem webstranica na www.microchip.com/support. Navedite broj dijela FPGA uređaja, odaberite odgovarajuću kategoriju kućišta i otpremite dizajn files dok kreirate slučaj tehničke podrške. Obratite se korisničkoj službi za netehničku podršku za proizvode, kao što su cijene proizvoda, nadogradnje proizvoda, ažurirane informacije, status narudžbe i autorizacija.

• Iz Sjeverne Amerike pozovite 800.262.1060
• Iz ostatka svijeta pozovite 650.318.4460
• Fax, sa bilo kojeg mjesta na svijetu, 650.318.8044

Informacije o mikročipu (Postavite pitanje)

Microchip Webstranica (Postavite pitanje)
Microchip pruža online podršku putem naše website at www.microchip.com/. Ovo webstranica se koristi za izradu filei informacije koje su lako dostupne kupcima. Neki od dostupnih sadržaja uključuju:

• Podrška za proizvode – Podaci i greške, napomene o aplikaciji i slample programi, resursi za dizajn, korisnički vodiči i dokumenti za podršku hardveru, najnovija izdanja softvera i arhivirani softver
• Opšta tehnička podrška – Često postavljana pitanja (FAQ), zahtjevi za tehničku podršku, online diskusione grupe, popis članova Microchip partnerskog programa za dizajn
• Poslovanje Microchipa – Vodiči za odabir proizvoda i narudžbe, najnovija Microchip saopštenja za javnost, popis seminara i događaja, popisi Microchip prodajnih ureda, distributera i predstavnika tvornice

Usluga obavještavanja o promjeni proizvoda (Postavite pitanje)
Microchipova usluga obavještavanja o promjeni proizvoda pomaže korisnicima da budu u toku sa Microchip proizvodima. Pretplatnici će primati obavještenja putem e-pošte kad god dođe do promjena, ažuriranja, revizija ili grešaka u vezi sa određenom porodicom proizvoda ili razvojnim alatom od interesa. Za registraciju idite na www.microchip.com/pcn i slijedite upute za registraciju.
Korisnička podrška (Postavite pitanje)
Korisnici Microchip proizvoda mogu dobiti pomoć na nekoliko kanala:

• Distributer ili predstavnik
• Lokalna prodajna kancelarija
• Inženjer za ugrađena rješenja (ESE)
• Tehnička podrška

Kupci bi trebali kontaktirati svog distributera, predstavnika ili ESE za podršku. Lokalni prodajni uredi su također dostupni za pomoć kupcima. Spisak prodajnih ureda i lokacija uključen je u ovaj dokument. Tehnička podrška je dostupna putem webstranica na: www.microchip.com/support.
Microchip osmišljava funkciju zaštite koda (Postavite pitanje)
Obratite pažnju na sljedeće detalje funkcije zaštite koda na Microchip proizvodima:

• Microchip proizvodi ispunjavaju specifikacije sadržane u njihovom posebnom Microchip Data Sheet.
• Microchip vjeruje da je njegova porodica proizvoda sigurna kada se koristi na predviđeni način, u okviru operativnih specifikacija i pod normalnim uvjetima.
• Microchip vrednuje i agresivno štiti svoja prava intelektualnog vlasništva. Pokušaji kršenja karakteristika zaštite koda Microchip proizvoda su strogo zabranjeni i mogu predstavljati kršenje DigitalMillennium Copyright Act.
• Ni Microchip ni bilo koji drugi proizvođač poluprovodnika ne može garantirati sigurnost svog koda. Zaštita kodom ne znači da jamčimo da je proizvod „nelomljiv“. Zaštita koda se stalno razvija. Microchip je posvećen kontinuiranom poboljšanju karakteristika zaštite koda naših proizvoda.

Pravna obavijest (Postavite pitanje)
Ova publikacija i informacije ovdje mogu se koristiti samo s Microchip proizvodima, uključujući dizajniranje, testiranje i integraciju Microchip proizvoda u vašu aplikaciju. Upotreba ovih informacija na bilo koji drugi način krši ove uslove. Informacije o aplikacijama uređaja date su samo za vašu udobnost i mogu biti zamijenjene ažuriranjima. Vaša je odgovornost osigurati da vaša aplikacija ispunjava vaše specifikacije. Obratite se lokalnom prodajnom uredu Microchipa za dodatnu podršku ili potražite dodatnu podršku na www.microchip.com/en-us/support/design-help/ usluge podrške klijentima. OVE INFORMACIJE DAJE MIKROČIP „KAKO JESU“. MICROCHIP NE DAJE NIKAKVE IZJAVE ILI GARANCIJE BILO IZRIČITE ILI PODRAZUMEVANE, PISMENE ILI USMENE, ZAKONODAVNE ILI DRUGIH, KOJE SE ODNOSE NA INFORMACIJE UKLJUČUJUĆI, ALI NE OGRANIČENO NA BILO KOJI IMPLICIRANI, NEZVEDENI UPOZORENJE ESS ZA ODREĐENU SVRHU ILI GARANCIJE VEZANO ZA NJEGOVO STANJE, KVALITET ILI PERFORMANSE. MICROCHIP NEĆE BITI ODGOVORAN ZA BILO KAKVE INDIREKTNE, POSEBNE, KAZNENE, SLUČAJNE ILI POSLEDIČNE GUBITKE, ŠTETU, TROŠKOVE ILI TROŠKOVE BILO KOJE VRSTE KOJI SE ODNOSE NA BILO KAKVE INFORMACIJE, ILI BEEN SAVET OF MOGUĆNOST ILI ŠTETE SU PREDVIĐIVE? U NAJVEĆOJ MJERI DOZVOLJENO ZAKONOM, UKUPNA ODGOVORNOST MICROCHIP-a PO SVIM POTRAŽIVANJU NA BILO KOJI NAČIN KOJI SE ODNOSE NA INFORMACIJE ILI NJIHOVO KORIŠTENJE NEĆE PREMAŠITI BROJ NAKNADA, AKO IMA, KOJE STE PLATILI MIR DI. Upotreba Microchip uređaja u aplikacijama za održavanje života i/ili sigurnost je u potpunosti na rizik kupca, a kupac se slaže da će braniti, obeštetiti i držati Microchip bezopasnim od bilo koje štete, potraživanja, tužbi ili troškova koji proizlaze iz takve upotrebe. Nikakve licence se ne prenose, implicitno ili na drugi način, pod bilo kojim Microchipovim pravima intelektualnog vlasništva osim ako nije drugačije navedeno.
Zaštitni znakovi (Postavite pitanje)
Naziv i logotip Microchipa, Microchip logo, Adaptec, AVR, AVR logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkTouchlus, mama MediaLB, megaAVR, Microsemi, Microsemi logo, MOST, MOST logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Sym , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron i XMEGA su registrovani zaštitni znakovi kompanije Microchip Technology Incorporated u SAD-u i drugim zemljama. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus logo, Quiet- Wire, SmartFusion SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime i ZL su registrovani zaštitni znakovi kompanije Microchip Technology Incorporated in the USA Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching , Bluesky, bodhomac, codeguard, kriptoautomobilska, kriptoautomobilska, kriptocom, dspicdem, dspicdem.net, dinamički prosječni podudaranje, brana, ekan, espresseen, rešetke, idealni serijski programi, ICSP, inicnet, Inteligentno paralelno povezivanje, IntelliMOS, Inter-Chip povezivanje, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL B ICE, REAL B ICE, , RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Ukupna izdržljivost, pouzdano vrijeme, TSHARC, USBSense, VectorB Varix VeriPHY, ViewSpan, WiperLock, XpressConnect i ZENA su zaštitni znakovi kompanije Microchip Technology Incorporated u SAD-u i drugim zemljama. SQTP je uslužni znak kompanije Microchip Technology Incorporated u SAD. Adaptec logo, Frequency on Demand, Silicon Storage Technology i Symmcom su registrovani zaštitni znakovi Microchip Technology Inc. u drugim zemljama. GestIC je registrovani zaštitni znak Microchip Technology Germany II GmbH & Co. KG, podružnice Microchip Technology Inc., u drugim zemljama. Svi ostali žigovi koji se ovdje spominju su vlasništvo njihovih odgovarajućih kompanija. © 2023, Microchip Technology Incorporated i njegove podružnice. Sva prava zadržana.
ISBN: 978-1-6683-2302-1 Sistem upravljanja kvalitetom (Postavite pitanje) Za informacije u vezi Microchipovih sistema upravljanja kvalitetom, posjetite www.microchip.com/quality.

Prodaja i servis širom svijeta

AMERIKA	AZIJA/PACIFIK	AZIJA/PACIFIK	EVROPA
Corporate Ured 2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 faks: 480-792-7277 tehnička podrška: www.microchip.com/support Web Adresa: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 faks: 678-957-1455 Austin, TX Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 faks: 774-760-0088 Chicago Itasca, IL Tel: 630-285-0071 faks: 630-285-0075 Dallas Addison, Teksas Tel: 972-818-7423 faks: 972-818-2924 Detroit Novi, MI Tel: 248-848-4000 Hjuston, Teksas Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 faks: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 faks: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 faks: 905-695-2078	Australija – Sidnej Tel: 61-2-9868-6733 Kina – Peking Tel: 86-10-8569-7000 Kina – Čengdu Tel: 86-28-8665-5511 Kina – Chongqing Tel: 86-23-8980-9588 Kina – Dongguan Tel: 86-769-8702-9880 Kina – Guangdžou Tel: 86-20-8755-8029 Kina – Hangzhou Tel: 86-571-8792-8115 Kina – Hong Kong SAR Tel: 852-2943-5100 Kina – Nanjing Tel: 86-25-8473-2460 Kina – Qingdao Tel: 86-532-8502-7355 Kina – Šangaj Tel: 86-21-3326-8000 Kina – Šenjang Tel: 86-24-2334-2829 Kina – Šenžen Tel: 86-755-8864-2200 Kina – Suzhou Tel: 86-186-6233-1526 Kina – Wuhan Tel: 86-27-5980-5300 Kina – Xian Tel: 86-29-8833-7252 Kina – Xiamen Tel: 86-592-2388138 Kina – Zhuhai Tel: 86-756-3210040	Indija – Bangalor Tel: 91-80-3090-4444 Indija – Nju Delhi Tel: 91-11-4160-8631 Indija - Puna Tel: 91-20-4121-0141 Japan – Osaka Tel: 81-6-6152-7160 Japan – Tokyo Tel: 81-3-6880-3770 Koreja – Daegu Tel: 82-53-744-4301 Koreja – Seul Tel: 82-2-554-7200 Malezija – Kuala Lumpur Tel: 60-3-7651-7906 Malezija – Penang Tel: 60-4-227-8870 Filipini – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Tajvan – Hsin Chu Tel: 886-3-577-8366 Tajvan – Kaosjung Tel: 886-7-213-7830 Tajvan – Taipei Tel: 886-2-2508-8600 Tajland – Bangkok Tel: 66-2-694-1351 Vijetnam – Ho Ši Min Tel: 84-28-5448-2100	Austrija – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Danska – Kopenhagen Tel: 45-4485-5910 Fax: 45-4485-2829 Finska – Espoo Tel: 358-9-4520-820 Francuska – Pariz Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Njemačka – Garching Tel: 49-8931-9700 Njemačka – Haan Tel: 49-2129-3766400 Njemačka – Heilbronn Tel: 49-7131-72400 Njemačka – Karlsruhe Tel: 49-721-625370 Njemačka – Minhen Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Njemačka – Rosenheim Tel: 49-8031-354-560 Izrael – Raanana Tel: 972-9-744-7705 Italija – Milano Tel: 39-0331-742611 Fax: 39-0331-466781 Italija – Padova Tel: 39-049-7625286 Holandija – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norveška – Trondhajm Tel: 47-72884388 Poljska – Varšava Tel: 48-22-3325737 Rumunija – Bukurešt Tel: 40-21-407-87-50 Španija - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švedska – Getenberg Tel: 46-31-704-60-40 Švedska – Stokholm Tel: 46-8-5090-4654 UK – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

© 2023 Microchip Technology Inc. i njegove podružnice

Dokumenti / Resursi

MICROCHIP DDR AXI4 Arbiter [pdf] Korisnički priručnik DDR AXI4 Arbiter, DDR AXI4, Arbiter

Reference

• Uputstvo za upotrebu