MICROCHIP DDR AXI4 Arbiter
Einführung: Der AXI4-Stream-Protokollstandard verwendet die Terminologie Master und Slave. Die in diesem Dokument verwendete entsprechende Microchip-Terminologie lautet „Initiator“ bzw. „Target“.
Zusammenfassung: Die folgende Tabelle enthält eine Zusammenfassung der DDR AXI4 Arbiter-Eigenschaften.
| Merkmal | Wert |
|---|---|
| Core-Version | DDR AXI4 Arbiter v2.2 |
| Unterstützte Gerätefamilien | – |
| Unterstützte Tool Flow-Lizenzierung | – |
Merkmale: DDR AXI4 Arbiter verfügt über die folgenden Hauptfunktionen:
- Der IP-Core muss im IP-Katalog der Libero SoC-Software installiert werden.
- Der Kern wird im SmartDesign-Tool zur Aufnahme in die Libero-Projektliste konfiguriert, generiert und instanziiert.
Geräteauslastung und Leistung:
| Gerätedetails | Familie | Gerät | Ressourcen | Leistung (MHz) |
|---|---|---|---|---|
| LUTs DFF RAMs LSRAM SRAM Math Blocks Chip Globals | PolarFire | MPF300T-1 | 5411 4202 | 266 |
Funktionsbeschreibung
Funktionsbeschreibung: In diesem Abschnitt werden die Implementierungsdetails des DDR_AXI4_Arbiter beschrieben. Die folgende Abbildung zeigt das Pinbelegungsdiagramm der obersten Ebene des DDR AXI4 Arbiter.
DDR_AXI4_Arbiter-Parameter und Schnittstellensignale
Konfigurationseinstellungen:
Die Konfigurationseinstellungen für DDR_AXI4_Arbiter werden in diesem Dokument nicht angegeben.
Ein- und Ausgangssignale:
Die Ein- und Ausgangssignale für DDR_AXI4_Arbiter werden in diesem Dokument nicht spezifiziert.
Zeitdiagramme
Die Zeitdiagramme für DDR_AXI4_Arbiter werden in diesem Dokument nicht angegeben.
Prüfstand
Simulation:
Die Simulationsdetails für DDR_AXI4_Arbiter werden in diesem Dokument nicht angegeben.
Änderungsverlauf
Der Revisionsverlauf für DDR_AXI4_Arbiter ist in diesem Dokument nicht angegeben.
Microchip FPGA-Unterstützung
Die Microchip FPGA-Unterstützungsinformationen für DDR_AXI4_Arbiter werden in diesem Dokument nicht angegeben.
Anweisungen zur Produktverwendung
- Installieren Sie DDR AXI4 Arbiter v2.2 im IP-Katalog der Libero SoC-Software.
- Konfigurieren, generieren und instanziieren Sie den Kern im SmartDesign-Tool zur Aufnahme in die Libero-Projektliste.
Einführung (Stellen Sie eine Frage)
Speicher sind ein wesentlicher Bestandteil jeder typischen Video- und Grafikanwendung. Sie werden zum Puffern ganzer Videobilder verwendet, wenn der lokale Speicher des FPGA nicht ausreicht, um das gesamte Bild aufzunehmen. Bei mehreren Lese- und Schreibvorgängen von Videobildern im DDR ist ein Arbiter erforderlich, der zwischen mehreren Anforderungen entscheidet. Der DDR AXI4 Arbiter IP bietet 8 Schreibkanäle zum Schreiben von Frame-Puffer in den externen DDR-Speicher und 8 Lesekanäle zum Lesen von Frames aus dem externen Speicher. Das Schlichtungsverfahren erfolgt nach dem Prinzip „Wer zuerst kommt, mahlt zuerst“. Treten zwei Anfragen gleichzeitig auf, hat der Kanal mit der niedrigeren Kanalnummer Vorrang. Der Arbiter stellt über die AXI4-Schnittstelle eine Verbindung zur DDR-Controller-IP her. Der DDR AXI4 Arbiter bietet eine AXI4-Initiator-Schnittstelle für die DDR-On-Chip-Controller. Der Arbiter unterstützt bis zu acht Schreibkanäle und acht Lesekanäle. Der Block vermittelt zwischen acht Lesekanälen, um den Zugriff auf den AXI-Lesekanal nach dem Prinzip „Wer zuerst kommt, mahlt zuerst“ zu ermöglichen. Der Block vermittelt zwischen acht Schreibkanälen, um den Zugriff auf den AXI-Schreibkanal nach dem Prinzip „Wer zuerst kommt, mahlt zuerst“ zu ermöglichen. Alle acht Lese- und Schreibkanäle haben die gleiche Priorität. Die AXI4-Initiator-Schnittstelle des Arbiter IP kann für verschiedene Datenbreiten von 64 Bit bis 512 Bit konfiguriert werden.
Wichtig: Der AXI4-Stream-Protokollstandard verwendet die Terminologie „Master“ und „Slave“. Die in diesem Dokument verwendete entsprechende Microchip-Terminologie lautet „Initiator“ bzw. „Target“.
Zusammenfassung (Stellen Sie eine Frage)
Die folgende Tabelle enthält eine Zusammenfassung der DDR AXI4 Arbiter-Eigenschaften.
Tabelle 1. DDR AXI4 Arbiter-Eigenschaften
Dieses Dokument gilt für DDR AXI4 Arbiter v2.2.
- PolarFire®-SoC
- PolarFire
- RTG4™
- IGLOO® 2
- SmartFusion® 2
Erfordert Libero® SoC v12.3 oder spätere Versionen. Die IP kann im RTL-Modus ohne Lizenz genutzt werden. Weitere Informationen finden Sie unter DDR_AXI4_Arbiter.
Funktionen (Stellen Sie eine Frage)
DDR AXI4 Arbiter verfügt über die folgenden Hauptfunktionen:
- Acht Schreibkanäle
- Acht Lesekanäle
- AXI4-Schnittstelle zum DDR-Controller
- Konfigurierbare AXI4-Breite: 64, 128, 256 und 512 Bit
- Konfigurierbare Adressbreite: 32 bis 64 Bit
Implementierung von IP Core in Libero® Design Suite (Stellen Sie eine Frage)
Der IP-Core muss im IP-Katalog der Libero SoC-Software installiert werden. Dies wird automatisch über die IP-Katalog-Update-Funktion in der Libero SoC-Software installiert, oder der IP-Core wird manuell aus dem Katalog heruntergeladen. Sobald der IP-Kern im IP-Katalog der Libero SoC-Software installiert ist, wird der Kern im SmartDesign-Tool konfiguriert, generiert und instanziiert, um ihn in die Libero-Projektliste aufzunehmen.
Geräteauslastung und Leistung (Stellen Sie eine Frage)
In der folgenden Tabelle ist die für DDR_AXI4_Arbiter verwendete Geräteauslastung aufgeführt.
Tabelle 2. DDR_AXI4_Arbiter-Auslastung
| Gerät Details | Ressourcen | Leistung (MHz) | Arbeitsspeicher | SumBlox | Chip Globale | |||
| Familie | Gerät | LUTs | DFF | LSRAM | μSRAM | |||
| PolarFire® SoC | MPFS250T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| PolarFire | MPF300T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| SmartFusion® 2 | M2S150-1 | 5546 | 4309 | 192 | 15 | 1 | 0 | 0 |
Wichtig:
- Die Daten in der vorherigen Tabelle werden mit typischen Synthese- und Layouteinstellungen erfasst. Die IP ist für acht Schreibkanäle, acht Lesekanäle, eine Adressbreite von 32 Bit und eine Datenbreite von 512 Bit konfiguriert.
- Der Takt wird auf 200 MHz beschränkt, während die Timing-Analyse ausgeführt wird, um die Leistungszahlen zu erreichen.
Funktionsbeschreibung (Stellen Sie eine Frage)
In diesem Abschnitt werden die Implementierungsdetails des DDR_AXI4_Arbiter beschrieben. Die folgende Abbildung zeigt das Pinbelegungsdiagramm der obersten Ebene des DDR AXI4 Arbiter. Abbildung 1-1. Pin-Out-Blockdiagramm der obersten Ebene für die native Arbiter-Schnittstelle
Die folgende Abbildung zeigt das Blockdiagramm auf Systemebene des DDR_AXI4_Arbiter im Busschnittstellenmodus. Abbildung 1-2. Blockdiagramm auf Systemebene von DDR_AXI4_Arbiter
Eine Lesetransaktion wird ausgelöst, indem das Eingangssignal r(x)_req_i auf einem bestimmten Lesekanal hoch gesetzt wird. Der Arbiter antwortet durch Bestätigung, wenn er bereit ist, die Leseanforderung zu bedienen. Dann ist esampGibt die Start-AXI-Adresse aus und liest die Burst-Größe, die vom externen Initiator eingegeben wird. Der Kanal verarbeitet die Eingaben und generiert die erforderlichen AXI-Transaktionen, um Daten aus dem DDR-Speicher zu lesen. Die vom Arbiter ausgegebenen Lesedaten sind allen Lesekanälen gemeinsam. Beim Auslesen der Daten gehen die gelesenen gültigen Daten des entsprechenden Kanals auf High. Das Ende der Lesetransaktion wird durch ein Read-Done-Signal angezeigt, wenn alle angeforderten Bytes gesendet wurden. Ähnlich wie eine Lesetransaktion wird eine Schreibtransaktion ausgelöst, indem das Eingangssignal w(x)_req_i hoch gesetzt wird. Zusammen mit dem Anforderungssignal müssen bei der Anforderung die Schreibstartadresse und die Burst-Länge angegeben werden. Wenn der Schiedsrichter zur Bearbeitung der schriftlichen Anfrage verfügbar ist, antwortet er mit dem Senden eines Bestätigungssignals auf dem entsprechenden Kanal. Anschließend muss der Benutzer die Schreibdaten zusammen mit dem Datengültigkeitssignal auf dem Kanal bereitstellen. Die Anzahl der Takte, in denen die Daten gültig sind, muss mit der Burst-Länge übereinstimmen. Der Arbiter schließt den Schreibvorgang ab und setzt das Signal „Schreiben erledigt“ auf High, was den Abschluss der Schreibtransaktion anzeigt.
DDR_AXI4_Arbiter-Parameter und Schnittstellensignale (Stellen Sie eine Frage)
In diesem Abschnitt werden die Parameter im DDR_AXI4_Arbiter-GUI-Konfigurator und die E/A-Signale erläutert.
2.1 Konfigurationseinstellungen (Stellen Sie eine Frage)
Die folgende Tabelle listet die Beschreibung der Konfigurationsparameter auf, die in der Hardware-Implementierung von DDR_AXI4_Arbiter verwendet werden. Dabei handelt es sich um generische Parameter, die je nach Anforderung der Anwendung variiert werden können.
Tabelle 2-1. Konfigurationsparameter
| Signal Name | Beschreibung |
| AXI-ID-Breite | Definiert die AXI-ID-Breite. |
| AXI-Datenbreite | Definiert die AXI-Datenbreite. |
| AXI-Adressbreite | Definiert die AXI-Adressbreite |
| Anzahl der Lesekanäle | Optionen zur Auswahl der erforderlichen Anzahl von Schreibkanälen aus dem Dropdown-Menü, die von einem Kanal bis zu acht Schreibkanälen reicht. |
| Anzahl der Schreibkanäle | Optionen zur Auswahl der erforderlichen Anzahl von Lesekanälen aus dem Dropdown-Menü, die von einem Kanal bis zu acht Lesekanälen reicht. |
| AXI4_SELECTION | Optionen zur Auswahl zwischen AXI4_MASTER und AXI4_MIRRORED_SLAVE. |
| Schiedsrichterschnittstelle | Option zur Auswahl der Busschnittstelle. |
Ein- und Ausgangssignale (Stellen Sie eine Frage)
Die folgende Tabelle listet die Ein- und Ausgangsports der DDR AXI4 Arbiter for Bus-Schnittstelle auf.
Tabelle 2-2. Eingangs- und Ausgangsports für Arbiter-Bus-Schnittstelle
| Signal Name | Richtung | Breite | Beschreibung |
| reset_i | Eingang | — | Active Low asynchrones Reset-Signal zum Design |
| sys_ckl_i | Eingang | — | System Uhr |
| ddr_ctrl_ready_i | Eingang | — | Empfängt das Bereitschaftseingangssignal vom DDR-Controller |
| ARVALID_I_0 | Eingang | — | Leseanforderung vom Lesekanal 0 |
| ARSIZE_I_0 | Eingang | 8 Bit | Lese-Burst-Größe vom Lesekanal 0 |
| ARADDR_I_0 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 0 gelesen werden soll |
| ARREADY_O_0 | Ausgabe | — | Arbiter-Bestätigung der Leseanforderung von Lesekanal 0 |
| RVALID_O_0 | Ausgabe | — | Lesedaten gültig ab Lesekanal 0 |
| RDATA_O_0 | Ausgabe | [AXI_DATA_WIDTH-1 : 0] | Daten vom Lesekanal 0 lesen |
| RLAST_O_0 | Ausgabe | — | Lesen Sie das End-of-Frame-Signal vom Lesekanal 0 |
| BUSER_O_r0 | Ausgabe | — | Leseabschluss, um Kanal 0 zu lesen |
| ARVALID_I_1 | Eingang | — | Leseanforderung vom Lesekanal 1 |
| ARSIZE_I_1 | Eingang | 8 Bit | Burst-Größe von Lesekanal 1 lesen |
| ARADDR_I_1 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 1 gelesen werden soll |
| ARREADY_O_1 | Ausgabe | — | Arbiter-Bestätigung der Leseanforderung von Lesekanal 1 |
| RVALID_O_1 | Ausgabe | — | Lesedaten gültig ab Lesekanal 1 |
| RDATA_O_1 | Ausgabe | [AXI_DATA_WIDTH-1 : 0] | Daten vom Lesekanal 1 lesen |
| RLAST_O_1 | Ausgabe | — | Lesen Sie das End-of-Frame-Signal vom Lesekanal 1 |
| BUSER_O_r1 | Ausgabe | — | Leseabschluss, um Kanal 1 zu lesen |
| ARVALID_I_2 | Eingang | — | Leseanforderung vom Lesekanal 2 |
| ………..fortgesetzt | |||
| Signal Name | Richtung | Breite | Beschreibung |
| ARSIZE_I_2 | Eingang | 8 Bit | Burst-Größe von Lesekanal 2 lesen |
| ARADDR_I_2 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 2 gelesen werden soll |
| ARREADY_O_2 | Ausgabe | — | Arbiter-Bestätigung der Leseanforderung von Lesekanal 2 |
| RVALID_O_2 | Ausgabe | — | Lesedaten gültig ab Lesekanal 2 |
| RDATA_O_2 | Ausgabe | [AXI_DATA_WIDTH-1 : 0] | Daten vom Lesekanal 2 lesen |
| RLAST_O_2 | Ausgabe | — | Lesen Sie das End-of-Frame-Signal vom Lesekanal 2 |
| BUSER_O_r2 | Ausgabe | — | Leseabschluss, um Kanal 2 zu lesen |
| ARVALID_I_3 | Eingang | — | Leseanforderung vom Lesekanal 3 |
| ARSIZE_I_3 | Eingang | 8 Bit | Burst-Größe von Lesekanal 3 lesen |
| ARADDR_I_3 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 3 gelesen werden soll |
| ARREADY_O_3 | Ausgabe | — | Arbiter-Bestätigung der Leseanforderung von Lesekanal 3 |
| RVALID_O_3 | Ausgabe | — | Lesedaten gültig ab Lesekanal 3 |
| RDATA_O_3 | Ausgabe | [AXI_DATA_WIDTH-1 : 0] | Daten vom Lesekanal 3 lesen |
| RLAST_O_3 | Ausgabe | — | Lesen Sie das End-of-Frame-Signal vom Lesekanal 3 |
| BUSER_O_r3 | Ausgabe | — | Leseabschluss, um Kanal 3 zu lesen |
| ARVALID_I_4 | Eingang | — | Leseanforderung vom Lesekanal 4 |
| ARSIZE_I_4 | Eingang | 8 Bit | Burst-Größe von Lesekanal 4 lesen |
| ARADDR_I_4 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 4 gelesen werden soll |
| ARREADY_O_4 | Ausgabe | — | Arbiter-Bestätigung der Leseanforderung von Lesekanal 4 |
| RVALID_O_4 | Ausgabe | — | Lesedaten gültig ab Lesekanal 4 |
| RDATA_O_4 | Ausgabe | [AXI_DATA_WIDTH-1 : 0] | Daten vom Lesekanal 4 lesen |
| RLAST_O_4 | Ausgabe | — | Lesen Sie das End-of-Frame-Signal vom Lesekanal 4 |
| BUSER_O_r4 | Ausgabe | — | Leseabschluss, um Kanal 4 zu lesen |
| ARVALID_I_5 | Eingang | — | Leseanforderung vom Lesekanal 5 |
| ARSIZE_I_5 | Eingang | 8 Bit | Burst-Größe von Lesekanal 5 lesen |
| ARADDR_I_5 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 5 gelesen werden soll |
| ARREADY_O_5 | Ausgabe | — | Arbiter-Bestätigung der Leseanforderung von Lesekanal 5 |
| RVALID_O_5 | Ausgabe | — | Lesedaten gültig ab Lesekanal 5 |
| RDATA_O_5 | Ausgabe | [AXI_DATA_WIDTH-1 : 0] | Daten vom Lesekanal 5 lesen |
| RLAST_O_5 | Ausgabe | — | Lesen Sie das End-of-Frame-Signal vom Lesekanal 5 |
| BUSER_O_r5 | Ausgabe | — | Leseabschluss, um Kanal 5 zu lesen |
| ARVALID_I_6 | Eingang | — | Leseanforderung vom Lesekanal 6 |
| ARSIZE_I_6 | Eingang | 8 Bit | Burst-Größe von Lesekanal 6 lesen |
| ARADDR_I_6 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 6 gelesen werden soll |
| ARREADY_O_6 | Ausgabe | — | Arbiter-Bestätigung der Leseanforderung von Lesekanal 6 |
| RVALID_O_6 | Ausgabe | — | Lesedaten gültig ab Lesekanal 6 |
| RDATA_O_6 | Ausgabe | [AXI_DATA_WIDTH-1 : 0] | Daten vom Lesekanal 6 lesen |
| RLAST_O_6 | Ausgabe | — | Lesen Sie das End-of-Frame-Signal vom Lesekanal 6 |
| ………..fortgesetzt | |||
| Signal Name | Richtung | Breite | Beschreibung |
| BUSER_O_r6 | Ausgabe | — | Leseabschluss, um Kanal 6 zu lesen |
| ARVALID_I_7 | Eingang | — | Leseanforderung vom Lesekanal 7 |
| ARSIZE_I_7 | Eingang | 8 Bit | Burst-Größe von Lesekanal 7 lesen |
| ARADDR_I_7 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 7 gelesen werden soll |
| ARREADY_O_7 | Ausgabe | — | Arbiter-Bestätigung der Leseanforderung von Lesekanal 7 |
| RVALID_O_7 | Ausgabe | — | Lesedaten gültig ab Lesekanal 7 |
| RDATA_O_7 | Ausgabe | [AXI_DATA_WIDTH-1 : 0] | Daten vom Lesekanal 7 lesen |
| RLAST_O_7 | Ausgabe | — | Lesen Sie das End-of-Frame-Signal vom Lesekanal 7 |
| BUSER_O_r7 | Ausgabe | — | Leseabschluss, um Kanal 7 zu lesen |
| AWSIZE_I_0 | Eingang | 8 Bit | Schreib-Burst-Größe für Schreibkanal 0 |
| WDATA_I_0 | Eingang | [AXI_DATA_WIDTH-1:0] | Videodateneingang zum Schreiben von Kanal 0 |
| WVALID_I_0 | Eingang | — | Schreibdaten gültig für Schreibkanal 0 |
| AWVALID_I_0 | Eingang | — | Schreibanforderung vom Schreibkanal 0 |
| AWADDR_I_0 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 0 aus geschrieben werden muss |
| AWREADY_O_0 | Ausgabe | — | Arbiter-Bestätigung der Schreibanforderung von Schreibkanal 0 |
| BUSER_O_0 | Ausgabe | — | Schreibabschluss zum Schreiben von Kanal 0 |
| AWSIZE_I_1 | Eingang | 8 Bit | Schreib-Burst-Größe für Schreibkanal 1 |
| WDATA_I_1 | Eingang | [AXI_DATA_WIDTH-1:0] | Videodateneingang zum Schreiben von Kanal 1 |
| WVALID_I_1 | Eingang | — | Schreibdaten gültig für Schreibkanal 1 |
| AWVALID_I_1 | Eingang | — | Schreibanforderung vom Schreibkanal 1 |
| AWADDR_I_1 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 1 aus geschrieben werden muss |
| AWREADY_O_1 | Ausgabe | — | Arbiter-Bestätigung der Schreibanforderung von Schreibkanal 1 |
| BUSER_O_1 | Ausgabe | — | Schreibabschluss zum Schreiben von Kanal 1 |
| AWSIZE_I_2 | Eingang | 8 Bit | Schreib-Burst-Größe für Schreibkanal 2 |
| WDATA_I_2 | Eingang | [AXI_DATA_WIDTH-1:0] | Videodateneingang zum Schreiben von Kanal 2 |
| WVALID_I_2 | Eingang | — | Schreibdaten gültig für Schreibkanal 2 |
| AWVALID_I_2 | Eingang | — | Schreibanforderung vom Schreibkanal 2 |
| AWADDR_I_2 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 2 aus geschrieben werden muss |
| AWREADY_O_2 | Ausgabe | — | Arbiter-Bestätigung der Schreibanforderung von Schreibkanal 2 |
| BUSER_O_2 | Ausgabe | — | Schreibabschluss zum Schreiben von Kanal 2 |
| AWSIZE_I_3 | Eingang | 8 Bit | Schreib-Burst-Größe für Schreibkanal 3 |
| WDATA_I_3 | Eingang | [AXI_DATA_WIDTH-1:0] | Videodateneingang zum Schreiben von Kanal 3 |
| WVALID_I_3 | Eingang | — | Schreibdaten gültig für Schreibkanal 3 |
| AWVALID_I_3 | Eingang | — | Schreibanforderung vom Schreibkanal 3 |
| AWADDR_I_3 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 3 aus geschrieben werden muss |
| AWREADY_O_3 | Ausgabe | — | Arbiter-Bestätigung der Schreibanforderung von Schreibkanal 3 |
| BUSER_O_3 | Ausgabe | — | Schreibabschluss zum Schreiben von Kanal 3 |
| AWSIZE_I_4 | Eingang | 8 Bit | Schreib-Burst-Größe für Schreibkanal 4 |
| ………..fortgesetzt | |||
| Signal Name | Richtung | Breite | Beschreibung |
| WDATA_I_4 | Eingang | [AXI_DATA_WIDTH-1:0] | Videodateneingang zum Schreiben von Kanal 4 |
| WVALID_I_4 | Eingang | — | Schreibdaten gültig für Schreibkanal 4 |
| AWVALID_I_4 | Eingang | — | Schreibanforderung vom Schreibkanal 4 |
| AWADDR_I_4 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 4 aus geschrieben werden muss |
| AWREADY_O_4 | Ausgabe | — | Arbiter-Bestätigung der Schreibanforderung von Schreibkanal 4 |
| BUSER_O_4 | Ausgabe | — | Schreibabschluss zum Schreiben von Kanal 4 |
| AWSIZE_I_5 | Eingang | 8 Bit | Schreib-Burst-Größe für Schreibkanal 5 |
| WDATA_I_5 | Eingang | [AXI_DATA_WIDTH-1:0] | Videodateneingang zum Schreiben von Kanal 5 |
| WVALID_I_5 | Eingang | — | Schreibdaten gültig für Schreibkanal 5 |
| AWVALID_I_5 | Eingang | — | Schreibanforderung vom Schreibkanal 5 |
| AWADDR_I_5 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 5 aus geschrieben werden muss |
| AWREADY_O_5 | Ausgabe | — | Arbiter-Bestätigung der Schreibanforderung von Schreibkanal 5 |
| BUSER_O_5 | Ausgabe | — | Schreibabschluss zum Schreiben von Kanal 5 |
| AWSIZE_I_6 | Eingang | 8 Bit | Schreib-Burst-Größe für Schreibkanal 6 |
| WDATA_I_6 | Eingang | [AXI_DATA_WIDTH-1:0] | Videodateneingang zum Schreiben von Kanal 6 |
| WVALID_I_6 | Eingang | — | Schreibdaten gültig für Schreibkanal 6 |
| AWVALID_I_6 | Eingang | — | Schreibanforderung vom Schreibkanal 6 |
| AWADDR_I_6 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 6 aus geschrieben werden muss |
| AWREADY_O_6 | Ausgabe | — | Arbiter-Bestätigung der Schreibanforderung von Schreibkanal 6 |
| BUSER_O_6 | Ausgabe | — | Schreibabschluss zum Schreiben von Kanal 6 |
| AWSIZE_I_7 | Eingang | 8 Bit | Schreib-Burst-Größe von Schreibkanal 7 |
| WDATA_I_7 | Eingang | [AXI_DATA_WIDTH-1:0] | Videodateneingang zum Schreiben von Kanal 7 |
| WVALID_I_7 | Eingang | — | Schreibdaten gültig für Schreibkanal 7 |
| AWVALID_I_7 | Eingang | — | Schreiben Sie eine Anfrage von Schreibkanal 7 |
| AWADDR_I_7 | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 7 geschrieben werden muss |
| AWREADY_O_7 | Ausgabe | — | Arbiter-Bestätigung der Schreibanforderung von Schreibkanal 7 |
| BUSER_O_7 | Ausgabe | — | Schreibabschluss zum Schreiben von Kanal 7 |
In der folgenden Tabelle sind die Ein- und Ausgangsports des DDR AXI4 Arbiter für die native Schnittstelle aufgeführt.
Tabelle 2-3. Eingabe- und Ausgabeports für die native Arbiter-Schnittstelle
| Signal Name | Richtung | Breite | Beschreibung |
| reset_i | Eingang | — | Aktiv niedriges asynchrones Rücksetzsignal zum Design |
| sys_clk_i | Eingang | — | System Uhr |
| ddr_ctrl_ready_i | Eingang | — | Empfängt das Bereitschaftseingangssignal vom DDR-Controller |
| r0_req_i | Eingang | — | Leseanforderung von Initiator 0 |
| r0_burst_size_i | Eingang | 8 Bit | Burst-Größe lesen |
| r0_rstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 0 gelesen werden soll |
| r0_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Leseanforderung von Initiator 0 |
| ………..fortgesetzt | |||
| Signal Name | Richtung | Breite | Beschreibung |
| r0_data_valid_o | Ausgabe | — | Lesedaten gültig ab Lesekanal 0 |
| r0_done_o | Ausgabe | — | Lesen Sie den Abschluss an Initiator 0 |
| r1_req_i | Eingang | — | Leseanforderung von Initiator 1 |
| r1_burst_size_i | Eingang | 8 Bit | Burst-Größe lesen |
| r1_rstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 1 gelesen werden soll |
| r1_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Leseanforderung von Initiator 1 |
| r1_data_valid_o | Ausgabe | — | Lesedaten gültig ab Lesekanal 1 |
| r1_done_o | Ausgabe | — | Lesen Sie den Abschluss an Initiator 1 |
| r2_req_i | Eingang | — | Leseanforderung von Initiator 2 |
| r2_burst_size_i | Eingang | 8 Bit | Burst-Größe lesen |
| r2_rstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 2 gelesen werden soll |
| r2_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Leseanforderung von Initiator 2 |
| r2_data_valid_o | Ausgabe | — | Lesedaten gültig ab Lesekanal 2 |
| r2_done_o | Ausgabe | — | Lesen Sie den Abschluss an Initiator 2 |
| r3_req_i | Eingang | — | Leseanforderung von Initiator 3 |
| r3_burst_size_i | Eingang | 8 Bit | Burst-Größe lesen |
| r3_rstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 3 gelesen werden soll |
| r3_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Leseanforderung von Initiator 3 |
| r3_data_valid_o | Ausgabe | — | Lesedaten gültig ab Lesekanal 3 |
| r3_done_o | Ausgabe | — | Lesen Sie den Abschluss an Initiator 3 |
| r4_req_i | Eingang | — | Leseanforderung von Initiator 4 |
| r4_burst_size_i | Eingang | 8 Bit | Burst-Größe lesen |
| r4_rstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 4 gelesen werden soll |
| r4_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Leseanforderung von Initiator 4 |
| r4_data_valid_o | Ausgabe | — | Lesedaten gültig ab Lesekanal 4 |
| r4_done_o | Ausgabe | — | Lesen Sie den Abschluss an Initiator 4 |
| r5_req_i | Eingang | — | Leseanforderung von Initiator 5 |
| r5_burst_size_i | Eingang | 8 Bit | Burst-Größe lesen |
| r5_rstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 5 gelesen werden soll |
| r5_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Leseanforderung von Initiator 5 |
| r5_data_valid_o | Ausgabe | — | Lesedaten gültig ab Lesekanal 5 |
| r5_done_o | Ausgabe | — | Lesen Sie den Abschluss an Initiator 5 |
| r6_req_i | Eingang | — | Leseanforderung von Initiator 6 |
| r6_burst_size_i | Eingang | 8 Bit | Burst-Größe lesen |
| r6_rstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 6 gelesen werden soll |
| r6_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Leseanforderung von Initiator 6 |
| r6_data_valid_o | Ausgabe | — | Lesedaten gültig ab Lesekanal 6 |
| r6_done_o | Ausgabe | — | Lesen Sie den Abschluss an Initiator 6 |
| r7_req_i | Eingang | — | Leseanforderung von Initiator 7 |
| r7_burst_size_i | Eingang | 8 Bit | Burst-Größe lesen |
| ………..fortgesetzt | |||
| Signal Name | Richtung | Breite | Beschreibung |
| r7_rstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, ab der für Lesekanal 7 gelesen werden soll |
| r7_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Leseanforderung von Initiator 7 |
| r7_data_valid_o | Ausgabe | — | Lesedaten gültig ab Lesekanal 7 |
| r7_done_o | Ausgabe | — | Lesen Sie den Abschluss an Initiator 7 |
| rdata_o | Ausgabe | [AXI_DATA_WIDTH – 1:0] | Videodatenausgabe vom Lesekanal |
| w0_burst_size_i | Eingang | 8 Bit | Schreib-Burst-Größe |
| w0_data_i | Eingang | [AXI_DATA_WIDTH – 1:0] | Videodateneingabe zum Schreiben von Kanal 0 |
| w0_data_valid_i | Eingang | — | Schreibdaten gültig für Schreibkanal 0 |
| w0_req_i | Eingang | — | Schreibanforderung vom Initiator 0 |
| w0_wstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 0 aus geschrieben werden muss |
| w0_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Schreibanforderung von Initiator 0 |
| w0_done_o | Ausgabe | — | Abschluss an Initiator 0 schreiben |
| w1_burst_size_i | Eingang | 8 Bit | Schreib-Burst-Größe |
| w1_data_i | Eingang | [AXI_DATA_WIDTH – 1:0] | Videodateneingabe zum Schreiben von Kanal 1 |
| w1_data_valid_i | Eingang | — | Schreibdaten gültig für Schreibkanal 1 |
| w1_req_i | Eingang | — | Schreibanforderung vom Initiator 1 |
| w1_wstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 1 aus geschrieben werden muss |
| w1_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Schreibanforderung von Initiator 1 |
| w1_done_o | Ausgabe | — | Abschluss an Initiator 1 schreiben |
| w2_burst_size_i | Eingang | 8 Bit | Schreib-Burst-Größe |
| w2_data_i | Eingang | [AXI_DATA_WIDTH – 1:0] | Videodateneingabe zum Schreiben von Kanal 2 |
| w2_data_valid_i | Eingang | — | Schreibdaten gültig für Schreibkanal 2 |
| w2_req_i | Eingang | — | Schreibanforderung vom Initiator 2 |
| w2_wstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 2 aus geschrieben werden muss |
| w2_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Schreibanforderung von Initiator 2 |
| w2_done_o | Ausgabe | — | Abschluss an Initiator 2 schreiben |
| w3_burst_size_i | Eingang | 8 Bit | Schreib-Burst-Größe |
| w3_data_i | Eingang | [AXI_DATA_WIDTH – 1:0] | Videodateneingabe zum Schreiben von Kanal 3 |
| w3_data_valid_i | Eingang | — | Schreibdaten gültig für Schreibkanal 3 |
| w3_req_i | Eingang | — | Schreibanforderung vom Initiator 3 |
| w3_wstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 3 aus geschrieben werden muss |
| w3_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Schreibanforderung von Initiator 3 |
| w3_done_o | Ausgabe | — | Abschluss an Initiator 3 schreiben |
| w4_burst_size_i | Eingang | 8 Bit | Schreib-Burst-Größe |
| w4_data_i | Eingang | [AXI_DATA_WIDTH – 1:0] | Videodateneingabe zum Schreiben von Kanal 4 |
| w4_data_valid_i | Eingang | — | Schreibdaten gültig für Schreibkanal 4 |
| w4_req_i | Eingang | — | Schreibanforderung vom Initiator 4 |
| w4_wstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 4 geschrieben werden muss |
| ………..fortgesetzt | |||
| Signal Name | Richtung | Breite | Beschreibung |
| w4_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Schreibanforderung von Initiator 4 |
| w4_done_o | Ausgabe | — | Abschluss an Initiator 4 schreiben |
| w5_burst_size_i | Eingang | 8 Bit | Schreib-Burst-Größe |
| w5_data_i | Eingang | [AXI_DATA_WIDTH – 1:0] | Videodateneingabe zum Schreiben von Kanal 5 |
| w5_data_valid_i | Eingang | — | Schreibdaten gültig für Schreibkanal 5 |
| w5_req_i | Eingang | — | Schreibanforderung vom Initiator 5 |
| w5_wstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 5 aus geschrieben werden muss |
| w5_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Schreibanforderung von Initiator 5 |
| w5_done_o | Ausgabe | — | Abschluss an Initiator 5 schreiben |
| w6_burst_size_i | Eingang | 8 Bit | Schreib-Burst-Größe |
| w6_data_i | Eingang | [AXI_DATA_WIDTH – 1:0] | Videodateneingabe zum Schreiben von Kanal 6 |
| w6_data_valid_i | Eingang | — | Schreibdaten gültig für Schreibkanal 6 |
| w6_req_i | Eingang | — | Schreibanforderung vom Initiator 6 |
| w6_wstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 6 aus geschrieben werden muss |
| w6_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Schreibanforderung von Initiator 6 |
| w6_done_o | Ausgabe | — | Abschluss an Initiator 6 schreiben |
| w7_burst_size_i | Eingang | 8 Bit | Schreib-Burst-Größe |
| w7_data_i | Eingang | [AXI_DATA_WIDTH – 1:0] | Videodateneingabe zum Schreiben von Kanal 7 |
| w7_data_valid_i | Eingang | — | Schreibdaten gültig für Schreibkanal 7 |
| w7_req_i | Eingang | — | Schreibanforderung vom Initiator 7 |
| w7_wstart_addr_i | Eingang | [AXI_ADDR_WIDTH – 1:0] | DDR-Adresse, auf die vom Schreibkanal 7 aus geschrieben werden muss |
| w7_ack_o | Ausgabe | — | Bestätigung des Schiedsrichters für die Schreibanforderung von Initiator 7 |
| w7_done_o | Ausgabe | — | Abschluss an Initiator 7 schreiben |
| AXI-I/F-Signale | |||
| Adresskanal lesen | |||
| arid_o | Ausgabe | [AXI_ID_WIDTH – 1:0] | Adress-ID lesen. Identifikation tag für die Leseadressengruppe von Signalen. |
| araddr_o | Ausgabe | [AXI_ADDR_WIDTH – 1:0] | Adresse lesen. Stellt die Anfangsadresse einer Lese-Burst-Transaktion bereit.
Es wird nur die Startadresse des Bursts angegeben. |
| arlen_o | Ausgabe | [7:0] | Burst-Länge. Liefert die genaue Anzahl von Übertragungen in einem Burst. Diese Informationen bestimmen die Anzahl der mit der Adresse verknüpften Datenübertragungen. |
| arsize_o | Ausgabe | [2:0] | Burst-Größe. Größe jeder Übertragung im Burst. |
| arburst_o | Ausgabe | [1:0] | Burst-Typ. In Verbindung mit den Größeninformationen wird detailliert beschrieben, wie die Adresse für jede Übertragung innerhalb des Bursts berechnet wird.
Festgelegt auf 2'b01 à Inkrementeller Adress-Burst. |
| arlock_o | Ausgabe | [1:0] | Schloss Typ. Liefert zusätzliche Informationen zu den atomaren Eigenschaften der Übertragung.
Festgelegt auf 2'b00 à Normal Access. |
| ………..fortgesetzt | |||
| Signal Name | Richtung | Breite | Beschreibung |
| arcache_o | Ausgabe | [3:0] | Cache-Typ. Stellt zusätzliche Informationen zu den zwischenspeicherbaren Merkmalen der Übertragung bereit.
Festgelegt auf 4'b0000 à Nicht zwischenspeicherbar und nicht pufferbar. |
| arprot_o | Ausgabe | [2:0] | Schutzart. Stellt Informationen zur Schutzeinheit für die Transaktion bereit. Festgelegt auf 3'b000 à Normaler, sicherer Datenzugriff. |
| arvalid_o | Ausgabe | — | Leseadresse gültig. Bei HIGH sind die Leseadresse und die Steuerinformationen gültig und bleiben high, bis das Adressbestätigungssignal bereits high ist.
1 = Adress- und Kontrollinformationen gültig 0 = Adress- und Kontrollinformationen ungültig |
| areready_o | Eingang | — | Leseadresse bereit. Das Ziel ist bereit, eine Adresse und zugehörige Steuersignale zu akzeptieren.
1 = Ziel bereit 0 = Ziel nicht bereit |
| Datenkanal lesen | |||
| loswerden | Eingang | [AXI_ID_WIDTH – 1:0] | ID lesen tag. ICH WÜRDE tag der gelesenen Datengruppe von Signalen. Der RID-Wert wird vom Ziel generiert und muss mit dem ARID-Wert der Lesetransaktion übereinstimmen, auf die es antwortet. |
| rdata | Eingang | [AXI_DATA_WIDTH – 1:0] | Daten lesen |
| rbzw | Eingang | [1:0] | Antwort lesen.
Der Status der Leseübertragung. Zulässige Antworten sind OKAY, EXOKAY, SLVERR und DECERR. |
| zuletzt | Eingang | — | Zuletzt lesen.
Letzte Übertragung in einem Lesestoß. |
| ungültig | Eingang | — | Lesen Sie gültig. Erforderliche Lesedaten sind verfügbar und die Leseübertragung kann abgeschlossen werden.
1 = Lesedaten vorhanden 0 = Lesedaten nicht verfügbar |
| schon | Ausgabe | — | Fertig lesen. Der Initiator kann die gelesenen Daten und Antwortinformationen akzeptieren.
1= Initiator bereit 0 = Initiator nicht bereit |
| Adresskanal schreiben | |||
| eifrig | Ausgabe | [AXI_ID_WIDTH – 1:0] | Adress-ID schreiben. Identifikation tag für die Schreibadressengruppe der Signale. |
| awaddr | Ausgabe | [AXI_ADDR_WIDTH – 1:0] | Adresse schreiben. Stellt die Adresse der ersten Übertragung in einer Schreib-Burst-Transaktion bereit. Die zugehörigen Steuersignale werden verwendet, um die Adressen der verbleibenden Übertragungen im Burst zu bestimmen. |
| Ahle | Ausgabe | [7:0] | Burst-Länge. Liefert die genaue Anzahl von Übertragungen in einem Burst. Diese Informationen bestimmen die Anzahl der mit der Adresse verknüpften Datenübertragungen. |
| riesig | Ausgabe | [2:0] | Burst-Größe. Größe jeder Übertragung im Burst. Byte-Lane-Strobes geben genau an, welche Byte-Lanes aktualisiert werden sollen. |
| awburst | Ausgabe | [1:0] | Burst-Typ. In Verbindung mit den Größeninformationen wird detailliert beschrieben, wie die Adresse für jede Übertragung innerhalb des Bursts berechnet wird.
Festgelegt auf 2'b01 à Inkrementeller Adress-Burst. |
| ………..fortgesetzt | |||
| Signal Name | Richtung | Breite | Beschreibung |
| awlock | Ausgabe | [1:0] | Schloss Typ. Liefert zusätzliche Informationen zu den atomaren Eigenschaften der Übertragung.
Festgelegt auf 2'b00 à Normal Access. |
| awcache | Ausgabe | [3:0] | Cache-Typ. Gibt die pufferbaren, zwischenspeicherbaren, Durchschreib-, Rückschreib- und Zuweisungsattribute der Transaktion an.
Festgelegt auf 4'b0000 à Nicht zwischenspeicherbar und nicht pufferbar. |
| awprot | Ausgabe | [2:0] | Schutzart. Gibt die normale, privilegierte oder sichere Schutzstufe der Transaktion an und gibt an, ob es sich bei der Transaktion um einen Datenzugriff oder einen Befehlszugriff handelt. Festgelegt auf 3'b000 à Normaler, sicherer Datenzugriff. |
| awvalid | Ausgabe | — | Schreibadresse gültig. Zeigt an, dass gültige Schreibadressen und Steuerinformationen verfügbar sind.
1 = Adress- und Steuerinformationen verfügbar 0 = Adress- und Steuerinformationen nicht verfügbar. Die Adress- und Steuerinformationen bleiben stabil, bis das Adressbestätigungssignal bereits auf HIGH geht. |
| schon | Eingang | — | Schreibadresse bereit. Zeigt an, dass das Ziel bereit ist, eine Adresse und zugehörige Steuersignale zu akzeptieren.
1 = Ziel bereit 0 = Ziel nicht bereit |
| Datenkanal schreiben | |||
| wdata | Ausgabe | [AXI_DATA_WIDTH – 1:0] | Daten schreiben |
| wstrb | Ausgabe | [AXI_DATA_WIDTH – 8:0] | Schreiben Sie Stroboskope. Dieses Signal gibt an, welche Bytespuren im Speicher aktualisiert werden sollen. Für jeweils acht Bits des Schreibdatenbusses gibt es einen Schreibimpuls. |
| wlast | Ausgabe | — | Schreiben Sie zuletzt. Letzte Übertragung in einem Schreibstoß. |
| wgültig | Ausgabe | — | Schreiben Sie gültig. Gültige Schreibdaten und Strobes sind verfügbar. 1 = Schreibdaten und Strobes verfügbar
0 = Schreibdaten und Strobes nicht verfügbar |
| fertig | Eingang | — | Schreiben Sie bereit. Das Ziel kann die Schreibdaten akzeptieren. 1 = Ziel bereit
0 = Ziel nicht bereit |
| Antwortkanal schreiben | |||
| Gebot | Eingang | [AXI_ID_WIDTH – 1:0] | Antwort-ID. Die Identifikation tag der Schreibantwort. Der Gebotswert muss mit dem AWID-Wert der Schreibtransaktion übereinstimmen, auf die das Ziel antwortet. |
| bresp | Eingang | [1:0] | Antwort schreiben. Status der Schreibtransaktion. Die zulässigen Antworten sind OKAY, EXOKAY, SLVERR und DECERR. |
| bgültig | Eingang | — | Antwort schreiben gültig. Eine gültige Schreibantwort ist verfügbar. 1 = Schreibantwort verfügbar
0 = Schreibantwort nicht verfügbar |
| schon | Ausgabe | — | Antwort bereit. Der Initiator kann die Antwortinformationen akzeptieren.
1 = Initiator bereit 0 = Initiator nicht bereit |
Zeitdiagramme (Stellen Sie eine Frage)
In diesem Abschnitt werden DDR_AXI4_Arbiter-Timingdiagramme erläutert. Die folgenden Abbildungen zeigen die Verbindung der Lese- und Schreibanforderungseingänge, der Startspeicheradresse, der Schreibeingänge vom externen Initiator, der Lese- oder Schreibbestätigung und der vom Arbiter bereitgestellten Lese- oder Schreibabschlusseingänge.
Abbildung 3-1. Zeitdiagramm für Signale, die beim Schreiben/Lesen über die AXI4-Schnittstelle verwendet werden
Testbench (Stellen Sie eine Frage)
Zum Verifizieren und Testen von DDR_AXI4_Arbiter wird eine einheitliche Testbench verwendet, die als Benutzertestbench bezeichnet wird. Testbench wird bereitgestellt, um die Funktionalität der DDR_AXI4_Arbiter-IP zu überprüfen. Diese Testbench funktioniert nur für zwei Lesekanäle und zwei Schreibkanäle mit Busschnittstellenkonfiguration.
Simulation (Stellen Sie eine Frage)
Die folgenden Schritte beschreiben, wie Sie den Kern mit der Testbench simulieren:
- Öffnen Sie die Registerkarte „Libero® SoC-Katalog“, erweitern Sie „Lösungen – Video“, doppelklicken Sie auf DDR_AXI4_Arbiter und klicken Sie dann auf „OK“. Die mit der IP verknüpfte Dokumentation ist unter Dokumentation aufgeführt. Wichtig: Wenn die Registerkarte „Katalog“ nicht angezeigt wird, navigieren Sie zu View > Menü Windows und klicken Sie auf Katalog, um es sichtbar zu machen.
Abbildung 4-1. DDR_AXI4_Arbiter IP Core im Libero SoC-Katalog
Das Fenster „Komponente erstellen“ wird wie folgt angezeigt. OK klicken. Stellen Sie sicher, dass der Name DDR_AXI4_ARBITER_PF_C0 lautet.
Abbildung 4-2. Komponente erstellen
Konfigurieren Sie die IP für 2 Lesekanäle und 2 Schreibkanäle, wählen Sie die Busschnittstelle aus, wie in der folgenden Abbildung gezeigt, und klicken Sie auf OK, um die IP zu generieren.
Abbildung 4-3. Konfiguration
Wählen Sie auf der Registerkarte „Stimulushierarchie“ die Testbench (DDR_AXI4_ARBITER_PF_tb.v) aus, klicken Sie mit der rechten Maustaste und klicken Sie dann auf „Prä-Synth-Design simulieren“ > „Interaktiv öffnen“.
Wichtig: Wenn die Registerkarte „Stimulushierarchie“ nicht angezeigt wird, navigieren Sie zu View > Windows-Menü und klicken Sie auf Stimulus-Hierarchie, um es sichtbar zu machen.
Abbildung 4-4. Simulation des Präsynthesedesigns
ModelSim öffnet sich mit der Testbench file, wie in der folgenden Abbildung gezeigt.
Abbildung 4-5. ModelSim-Simulationsfenster
Wichtig: Wenn die Simulation aufgrund der in der .do. angegebenen Laufzeitbegrenzung unterbrochen wird fileverwenden Sie den Befehl run -all, um die Simulation abzuschließen.
Revisionsverlauf (Stellen Sie eine Frage)
Der Revisionsverlauf beschreibt die Änderungen, die im Dokument vorgenommen wurden. Die Änderungen werden nach Revision aufgelistet, beginnend mit der aktuellsten Veröffentlichung.
Tabelle 5-1. Änderungsverlauf
| Revision | Datum | Beschreibung |
| A | 04/2023 | Im Folgenden finden Sie die Liste der Änderungen in Revision A des Dokuments:
• Das Dokument wurde in die Microchip-Vorlage migriert. • Die Dokumentnummer wurde von 00004976 auf DS50200950A aktualisiert. • Hinzugefügt 4. Prüfstand. |
| 2.0 | — | Im Folgenden finden Sie die Liste der Änderungen in Revision 2.0 des Dokuments:
• Hinzugefügt Abbildung 1-2. • Hinzugefügt Tabelle 2-2. • Die Namen einiger Eingangs- und Ausgangssignalnamen wurden aktualisiert Tabelle 2-2. |
| 1.0 | — | Erstveröffentlichung. |
Microchip FPGA-Unterstützung (Stellen Sie eine Frage)
Die Microchip FPGA-Produktgruppe unterstützt ihre Produkte mit verschiedenen Support-Services, darunter Kundendienst, technisches Kunden-Support-Center, a webStandort und weltweite Vertriebsniederlassungen. Kunden wird empfohlen, die Online-Ressourcen von Microchip zu besuchen, bevor sie sich an den Support wenden, da ihre Fragen sehr wahrscheinlich bereits beantwortet wurden. Wenden Sie sich über das Technical Support Center an webWebsite unter www.microchip.com/support. Geben Sie die Teilenummer des FPGA-Geräts an, wählen Sie die entsprechende Gehäusekategorie aus und laden Sie das Design hoch files beim Erstellen eines technischen Supportfalls. Wenden Sie sich an den Kundendienst, um nichttechnischen Produktsupport zu erhalten, z. B. zu Produktpreisen, Produkt-Upgrades, aktualisierten Informationen, Bestellstatus und Autorisierung.
- Rufen Sie aus Nordamerika die Nummer 800.262.1060 an.
- Aus dem Rest der Welt rufen Sie 650.318.4460 an
- Fax, von überall auf der Welt, 650.318.8044
Mikrochip-Informationen (Stellen Sie eine Frage)
Der Mikrochip WebWebsite (Stellen Sie eine Frage)
Microchip bietet Online-Support über unsere webSeite unter www.microchip.com/. Dies webWebsite wird verwendet, um files und Informationen für Kunden leicht zugänglich. Einige der verfügbaren Inhalte umfassen:
- Produktsupport – Datenblätter und Errata, Anwendungshinweise und sample-Programme, Design-Ressourcen, Benutzerhandbücher und Hardware-Support-Dokumente, neueste Softwareversionen und archivierte Software
- Allgemeiner technischer Support – Häufig gestellte Fragen (FAQs), Anfragen zum technischen Support, Online-Diskussionsgruppen, Mitgliederliste des Microchip-Designpartnerprogramms
- Geschäft von Microchip – Produktauswahl- und Bestellleitfäden, aktuelle Pressemitteilungen von Microchip, eine Liste von Seminaren und Veranstaltungen, Auflistungen von Microchip-Verkaufsbüros, Distributoren und Werksvertretern
Produktänderungsbenachrichtigungsdienst (Stellen Sie eine Frage)
Der Benachrichtigungsservice für Produktänderungen von Microchip hilft Kunden, die Produkte von Microchip auf dem Laufenden zu halten. Abonnenten erhalten E-Mail-Benachrichtigungen, wenn Änderungen, Aktualisierungen, Überarbeitungen oder Errata in Bezug auf eine bestimmte Produktfamilie oder ein Entwicklungstool von Interesse vorliegen. Um sich zu registrieren, gehen Sie zu www.microchip.com/pcn und folgen Sie den Registrierungsanweisungen.
Kundensupport (Stellen Sie eine Frage)
Benutzer von Microchip-Produkten können über mehrere Kanäle Unterstützung erhalten:
- Vertriebshändler oder Vertreter
- Lokales Verkaufsbüro
- Ingenieur für eingebettete Lösungen (ESE)
- Technische Unterstützung
Kunden sollten sich für Unterstützung an ihren Händler, Vertreter oder ESE wenden. Lokale Verkaufsbüros stehen den Kunden ebenfalls zur Verfügung. Eine Liste der Verkaufsbüros und -standorte ist in diesem Dokument enthalten. Technischer Support ist über die verfügbar webWebsite unter: www.microchip.com/support.
Microchip entwickelt Code-Schutzfunktion (Stellen Sie eine Frage)
Beachten Sie die folgenden Details zur Codeschutzfunktion bei Microchip-Produkten:
- Mikrochipprodukte erfüllen die in ihrem jeweiligen Mikrochip-Datenblatt enthaltenen Spezifikationen.
- Microchip ist davon überzeugt, dass seine Produktfamilie sicher ist, wenn sie bestimmungsgemäß, innerhalb der Betriebsspezifikationen und unter normalen Bedingungen verwendet wird.
- Microchip schätzt seine geistigen Eigentumsrechte und schützt sie aggressiv. Versuche, die Code-Schutzfunktionen von Microchip-Produkten zu verletzen, sind strengstens untersagt und können einen Verstoß gegen das DigitalMillennium Copyright Act darstellen.
- Weder Microchip noch ein anderer Halbleiterhersteller kann die Sicherheit seines Codes garantieren. Codeschutz bedeutet nicht, dass wir garantieren, dass das Produkt „unknackbar“ ist. Der Codeschutz entwickelt sich ständig weiter. Microchip ist bestrebt, die Codeschutzfunktionen unserer Produkte kontinuierlich zu verbessern.
Rechtlicher Hinweis (Stellen Sie eine Frage)
Diese Veröffentlichung und die darin enthaltenen Informationen dürfen nur mit Microchip-Produkten verwendet werden, einschließlich zum Entwerfen, Testen und Integrieren von Microchip-Produkten in Ihre Anwendung. Die anderweitige Verwendung dieser Informationen verstößt gegen diese Bedingungen. Informationen zu Geräteanwendungen werden nur zu Ihrer Bequemlichkeit bereitgestellt und können durch Aktualisierungen ersetzt werden. Es liegt in Ihrer Verantwortung sicherzustellen, dass Ihre Anwendung Ihren Spezifikationen entspricht. Wenden Sie sich für weitere Unterstützung an Ihr lokales Microchip-Verkaufsbüro oder erhalten Sie weitere Unterstützung unter www.microchip.com/en-us/support/design-help/ Kundenbetreuungsdienste. DIESE INFORMATIONEN WERDEN VON MICROCHIP „WIE BESEHEN“ ZUR VERFÜGUNG GESTELLT. MICROCHIP ÜBERNIMMT KEINE ZUSICHERUNGEN ODER GEWÄHRLEISTUNGEN JEGLICHER ART, WEDER AUSDRÜCKLICH NOCH STILLSCHWEIGEND, SCHRIFTLICH ODER MÜNDLICH, GESETZLICH ODER ANDERWEITIG, IM ZUSAMMENHANG MIT DEN INFORMATIONEN, EINSCHLIESSLICH, ABER NICHT BESCHRÄNKT AUF STILLSCHWEIGENDE GEWÄHRLEISTUNGEN DER NICHTVERLETZUNG, MARKTGÄNGIGKEIT UND EIGNUNG FÜR EINEN BESTIMMTEN ZWECK ODER GEWÄHRLEISTUNGEN IM ZUSAMMENHANG MIT SEINEM ZUSTAND, QUALITÄT ODER LEISTUNG. MICROCHIP ÜBERNIMMT IN KEINEM FALL HAFTUNG FÜR INDIREKTE, BESONDERE, STRAFENDE, ZUFÄLLIGE ODER FOLGEVERLUSTE, SCHÄDEN, KOSTEN ODER AUSGABEN JEGLICHER ART, DIE MIT DEN INFORMATIONEN ODER IHRER VERWENDUNG IN ZUSAMMENHANG STEHEN, JEGLICH DER VERURSACHUNG, SELBST WENN MICROCHIP INFORMIERT WURDE DIE MÖGLICHKEIT ODER DIE SCHÄDEN SIND VORHERSEHBAR? SOWEIT GESETZLICH ZULÄSSIG, ÜBERSTEIGT DIE GESAMTHAFTUNG VON MICROCHIP FÜR ALLE ANSPRÜCHE, DIE IN IRGENDEINER WEISE IM ZUSAMMENHANG MIT DEN INFORMATIONEN ODER IHRER VERWENDUNG SIND, NICHT DIE ANZAHL DER GEBÜHREN, DIE SIE GEGEBENENFALLS DIREKT AN MICROCHIP FÜR DIE INFORMATIONEN GEZAHLT HABEN. Die Verwendung von Microchip-Geräten in Lebenserhaltungs- und/oder Sicherheitsanwendungen erfolgt ausschließlich auf Risiko des Käufers, und der Käufer erklärt sich damit einverstanden, Microchip von allen Schäden, Ansprüchen, Klagen oder Kosten, die sich aus einer solchen Verwendung ergeben, zu verteidigen, zu entschädigen und schadlos zu halten. Sofern nicht anders angegeben, werden keine Lizenzen im Rahmen der geistigen Eigentumsrechte von Microchip übertragen, weder stillschweigend noch anderweitig.
Marken (Stellen Sie eine Frage)
Der Name und das Logo von Microchip, das Logo von Microchip, Adaptec, AVR, AVR-Logo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi-Logo, MOST, MOST-Logo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32-Logo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST-Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron und XMEGA sind eingetragene Marken von Microchip Technology Incorporated in den USA und anderen Ländern. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus-Logo, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime und ZL sind eingetragene Marken von Microchip Technology Incorporated in den USA Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching , BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Intelligente Parallelschaltung, IntelliMOS, Inter-Chip-Konnektivität, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB-zertifiziertes Logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX , RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect und ZENA sind Marken von Microchip Technology Incorporated in den USA und anderen Ländern. SQTP ist eine Dienstleistungsmarke von Microchip Technology Incorporated in den USA. Das Adaptec-Logo, Frequency on Demand, Silicon Storage Technology und Symmcom sind eingetragene Marken von Microchip Technology Inc. in anderen Ländern. GestIC ist eine eingetragene Marke der Microchip Technology Germany II GmbH & Co. KG, einer Tochtergesellschaft der Microchip Technology Inc., in anderen Ländern. Alle anderen hier erwähnten Marken sind Eigentum ihrer jeweiligen Unternehmen. © 2023, Microchip Technology Incorporated und seine Tochtergesellschaften. Alle Rechte vorbehalten.
ISBN-Nummer: 978-1-6683-2302-1 Qualitätsmanagementsystem (Stellen Sie eine Frage) Informationen zu den Qualitätsmanagementsystemen von Microchip finden Sie unter www.microchip.com/quality.
Weltweiter Vertrieb und Service
| AMERIKA | ASIEN/PAZIFIK | ASIEN/PAZIFIK | EUROPA |
| Unternehmen Büro
2355 West Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Fax: 480-792-7277 Technische Unterstützung: www.microchip.com/support Web Adresse: www.microchip.com Atlanta Duluth, Georgia Tel: 678-957-9614 Fax: 678-957-1455 Austin, Texas Tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, Illinois Tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, Michigan Tel: 248-848-4000 Houston, Texas (Bundesstaat) Tel: 281-894-5983 Indianapolis Noblesville, IN Tel.: 317-773-8323 Fax: 317-773-5453 Tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel.: 949-462-9523 Fax: 949-462-9608 Tel: 951-273-7800 Raleigh, North Carolina Tel: 919-844-7510 New York, NY Tel: 631-435-6000 San Jose, Kalifornien Tel: 408-735-9110 Tel: 408-436-4270 Kanada – Toronto Tel: 905-695-1980 Fax: 905-695-2078 |
Australien – Sydney
Tel: 61-2-9868-6733 China – Peking Tel: 86-10-8569-7000 China – Chengdu Tel: 86-28-8665-5511 China – Chongqing Tel: 86-23-8980-9588 China – Dongguan Tel: 86-769-8702-9880 China – Guangzhou Tel: 86-20-8755-8029 China – Hangzhou Tel: 86-571-8792-8115 China – Sonderverwaltungszone Hongkong Tel: 852-2943-5100 China – Nanjing Tel: 86-25-8473-2460 China – Qingdao Tel: 86-532-8502-7355 China – Shanghai Tel: 86-21-3326-8000 China – Shenyang Tel: 86-24-2334-2829 China – Shenzhen Tel: 86-755-8864-2200 China – Suzhou Tel: 86-186-6233-1526 China – Wuhan Tel: 86-27-5980-5300 China – Xi’an Tel: 86-29-8833-7252 China – Xiamen Tel: 86-592-2388138 China – Zhuhai Tel: 86-756-3210040 |
Indien – Bangalore
Tel: 91-80-3090-4444 Indien – Neu-Delhi Tel: 91-11-4160-8631 Indien – Pune Tel: 91-20-4121-0141 Japan – Osaka Tel: 81-6-6152-7160 Japan – Tokio Tel: 81-3-6880-3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Seoul Tel: 82-2-554-7200 Malaysia - Kuala Lumpur Tel: 60-3-7651-7906 Malaysia – Penang Tel: 60-4-227-8870 Philippinen – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Taiwan – Hsin Chu Tel: 886-3-577-8366 Taiwan – Kaohsiung Tel: 886-7-213-7830 Taiwan – Taipeh Tel: 886-2-2508-8600 Thailand – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Chi Minh Tel: 84-28-5448-2100 |
Österreich – Wels
Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Dänemark – Kopenhagen Tel: 45-4485-5910 Fax: 45-4485-2829 Finnland – Espoo Tel: 358-9-4520-820 Frankreich – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Deutschland – Garching Tel: 49-8931-9700 Deutschland – Haan Tel: 49-2129-3766400 Deutschland – Heilbronn Tel: 49-7131-72400 Deutschland – Karlsruhe Tel: 49-721-625370 Deutschland – München Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Deutschland – Rosenheim Tel: 49-8031-354-560 Israel – Ra’anana Tel: 972-9-744-7705 Italien – Mailand Tel: 39-0331-742611 Fax: 39-0331-466781 Italien – Padua Tel: 39-049-7625286 Niederlande – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norwegen – Trondheim Tel: 47-72884388 Polen – Warschau Tel: 48-22-3325737 Rumänien – Bukarest Tel: 40-21-407-87-50 Spanien – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Schweden – Göteborg Tel: 46-31-704-60-40 Schweden – Stockholm Tel: 46-8-5090-4654 Großbritannien – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820 |
© 2023 Microchip Technology Inc. und seine Tochtergesellschaften
Dokumente / Ressourcen
 |
MICROCHIP DDR AXI4 Arbiter [pdf] Benutzerhandbuch DDR AXI4-Schiedsrichter, DDR AXI4, Schiedsrichter |
