MICROCHIP DDR AXI4 아비터
소개: AXI4-Stream 프로토콜 표준은 마스터 및 슬레이브라는 용어를 사용합니다. 이 문서에서 사용되는 동등한 Microchip 용어는 각각 Initiator 및 Target입니다.
요약: 다음 표는 DDR AXI4 Arbiter 특성을 요약한 것입니다.
| 특성 | 값 |
|---|---|
| 코어 버전 | DDR AXI4 아비터 v2.2 |
| 지원되는 장치 제품군 | – |
| 지원되는 도구 흐름 라이선스 | – |
특징: DDR AXI4 Arbiter에는 다음과 같은 주요 기능이 있습니다.
- IP 코어는 Libero SoC 소프트웨어의 IP 카탈로그에 설치되어야 합니다.
- 핵심은 Libero 프로젝트 목록에 포함하기 위해 SmartDesign 도구 내에서 구성, 생성 및 인스턴스화됩니다.
장치 활용도 및 성능:
| 장치 세부 정보 | 가족 | 장치 | 자원 | 성능(MHz) |
|---|---|---|---|---|
| LUT DFF RAM LSRAM SRAM 수학 블록 칩 전역 | 폴라파이어 | MPF300T-1 | 5411 4202 | 266 |
기능 설명
기능 설명: 이 섹션에서는 DDR_AXI4_Arbiter의 구현 세부 정보를 설명합니다. 다음 그림은 DDR AXI4 Arbiter의 최상위 핀아웃 다이어그램을 보여줍니다.
DDR_AXI4_Arbiter 매개변수 및 인터페이스 신호
구성 설정:
DDR_AXI4_Arbiter에 대한 구성 설정은 이 문서에 지정되어 있지 않습니다.
입력 및 출력 신호:
DDR_AXI4_Arbiter의 입력 및 출력 신호는 이 문서에 지정되어 있지 않습니다.
타이밍 다이어그램
DDR_AXI4_Arbiter의 타이밍 다이어그램은 이 문서에 지정되어 있지 않습니다.
테스트벤치
시뮬레이션:
DDR_AXI4_Arbiter에 대한 시뮬레이션 세부 정보는 이 문서에 지정되어 있지 않습니다.
개정 내역
DDR_AXI4_Arbiter의 개정 내역은 이 문서에 명시되어 있지 않습니다.
마이크로칩 FPGA 지원
DDR_AXI4_Arbiter에 대한 Microchip FPGA 지원 정보는 이 문서에 지정되어 있지 않습니다.
제품 사용 지침
- Libero SoC 소프트웨어의 IP 카탈로그에 DDR AXI4 Arbiter v2.2를 설치합니다.
- Libero 프로젝트 목록에 포함하기 위해 SmartDesign 도구 내에서 코어를 구성, 생성 및 인스턴스화합니다.
소개(질문하기)
메모리는 일반적인 비디오 및 그래픽 응용 프로그램의 필수적인 부분입니다. FPGA의 로컬 메모리가 전체 프레임을 유지하기에 충분하지 않을 때 전체 비디오 프레임을 버퍼링하는 데 사용됩니다. DDR에 대한 비디오 프레임의 다중 읽기 및 쓰기가 있는 경우 중재자가 여러 요청 간에 중재해야 합니다. DDR AXI4 Arbiter IP는 프레임 버퍼를 외부 DDR 메모리에 쓰기 위한 8개의 쓰기 채널과 외부 메모리에서 프레임을 읽기 위한 8개의 읽기 채널을 제공합니다. 중재는 선착순으로 이루어집니다. 두 개의 요청이 동시에 발생하면 채널 번호가 낮은 채널이 우선 순위를 갖습니다. Arbiter는 AXI4 인터페이스를 통해 DDR 컨트롤러 IP에 연결됩니다. DDR AXI4 Arbiter는 DDR 온칩 컨트롤러에 AXI4 Initiator 인터페이스를 제공합니다. 중재자는 최대 4개의 쓰기 채널과 64개의 읽기 채널을 지원합니다. 이 블록은 선착순 방식으로 AXI 읽기 채널에 대한 액세스를 제공하기 위해 512개의 읽기 채널 사이에서 중재합니다. 블록은 선착순 방식으로 AXI 쓰기 채널에 대한 액세스를 제공하기 위해 XNUMX개의 쓰기 채널 사이에서 중재합니다. XNUMX개의 읽기 및 쓰기 채널 모두 동일한 우선 순위를 갖습니다. Arbiter IP의 AXIXNUMX Initiator 인터페이스는 XNUMX비트에서 XNUMX비트에 이르는 다양한 데이터 폭으로 구성할 수 있습니다.
중요한: AXI4-Stream 프로토콜 표준은 "마스터" 및 "슬레이브"라는 용어를 사용합니다. 이 문서에서 사용되는 동등한 Microchip 용어는 각각 Initiator 및 Target입니다.
요약(질문하기)
다음 표는 DDR AXI4 Arbiter 특성을 요약한 것입니다.
표 1. DDR AXI4 Arbiter 특성
이 문서는 DDR AXI4 Arbiter v2.2에 적용됩니다.
- PolarFire® SoC
- 폴라파이어
- RTG4™
- 이글루® 2
- 스마트퓨전® 2
Libero® SoC v12.3 이상 릴리스가 필요합니다. IP는 라이선스 없이 RTL 모드에서 사용할 수 있습니다. 자세한 내용은 DDR_AXI4_Arbiter를 참조하세요.
기능(질문하기)
DDR AXI4 Arbiter에는 다음과 같은 주요 기능이 있습니다.
- XNUMX개의 쓰기 채널
- XNUMX개의 읽기 채널
- DDR 컨트롤러에 대한 AXI4 인터페이스
- 구성 가능한 AXI4 너비: 64, 128, 256 및 512비트
- 구성 가능한 주소 폭: 32~64비트
Libero® Design Suite에서 IP 코어 구현(질문하기)
IP 코어는 Libero SoC 소프트웨어의 IP 카탈로그에 설치되어야 합니다. 이는 Libero SoC 소프트웨어의 IP 카탈로그 업데이트 기능을 통해 자동으로 설치되거나 IP 코어가 카탈로그에서 수동으로 다운로드됩니다. IP 코어가 Libero SoC 소프트웨어 IP 카탈로그에 설치되면 Libero 프로젝트 목록에 포함하기 위해 SmartDesign 도구 내에서 코어가 구성, 생성 및 인스턴스화됩니다.
장치 활용 및 성능(질문하기)
다음 표에는 DDR_AXI4_Arbiter에 사용되는 장치 사용률이 나열되어 있습니다.
표 2. DDR_AXI4_Arbiter 활용
| 장치 세부 | 자원 | 성능(MHz) | 램 | 수학 블록 | 칩 글로벌 | |||
| 가족 | 장치 | LUTs | 디에프에프 | LSRAM | μSRAM | |||
| PolarFire® SoC | MPFS250T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| 폴라파이어 | MPF300T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| 스마트퓨전® 2 | M2S150-1 | 5546 | 4309 | 192 | 15 | 1 | 0 | 0 |
중요한:
- 이전 표의 데이터는 일반적인 합성 및 레이아웃 설정을 사용하여 캡처됩니다. IP는 32개의 쓰기 채널, 512개의 읽기 채널, XNUMX비트의 주소 폭 및 XNUMX비트의 데이터 폭 구성으로 구성됩니다.
- 성능 수치를 달성하기 위해 타이밍 분석을 실행하는 동안 클록은 200MHz로 제한됩니다.
기능 설명(질문하기)
이 섹션에서는 DDR_AXI4_Arbiter의 구현 세부 정보를 설명합니다. 다음 그림은 DDR AXI4 Arbiter의 최상위 핀아웃 다이어그램을 보여줍니다. 그림 1-1. Native Arbiter 인터페이스의 최상위 핀아웃 블록 다이어그램
다음 그림은 버스 인터페이스 모드에서 DDR_AXI4_Arbiter의 시스템 수준 블록 다이어그램을 보여줍니다. 그림 1-2. DDR_AXI4_Arbiter의 시스템 레벨 블록 다이어그램
읽기 트랜잭션은 특정 읽기 채널에서 입력 신호 r(x)_req_i를 높게 설정하여 트리거됩니다. 중재자는 읽기 요청을 처리할 준비가 되면 승인으로 응답합니다. 그럼amp시작 AXI 주소를 설정하고 외부 이니시에이터에서 입력된 버스트 크기를 읽습니다. 채널은 입력을 처리하고 DDR 메모리에서 데이터를 읽기 위해 필요한 AXI 트랜잭션을 생성합니다. Arbiter에서 출력되는 읽기 데이터는 모든 읽기 채널에 공통입니다. 데이터 읽기 시 해당 채널의 유효한 읽기 데이터가 높아집니다. 읽기 트랜잭션의 끝은 요청된 모든 바이트가 전송될 때 읽기 완료 신호로 표시됩니다. 읽기 트랜잭션과 마찬가지로 입력 신호 w(x)_req_i를 높게 설정하면 쓰기 트랜잭션이 트리거됩니다. 요청 신호와 함께 쓰기 시작 주소와 버스트 길이가 요청 중에 제공되어야 합니다. 중재자가 서면 요청을 처리할 수 있는 경우 해당 채널에서 승인 신호를 보내 응답합니다. 그런 다음 사용자는 채널에서 데이터 유효 신호와 함께 쓰기 데이터를 제공해야 합니다. 데이터 유효 하이 기간의 클럭 수는 버스트 길이와 일치해야 합니다. 중재자는 쓰기 작업을 완료하고 쓰기 트랜잭션의 완료를 나타내는 쓰기 완료 신호를 높게 설정합니다.
DDR_AXI4_Arbiter 매개변수 및 인터페이스 신호(질문하기)
이 섹션에서는 DDR_AXI4_Arbiter GUI 구성기 및 I/O 신호의 매개변수에 대해 설명합니다.
2.1 구성 설정(질문하기)
다음 표에는 DDR_AXI4_Arbiter의 하드웨어 구현에 사용되는 구성 매개변수에 대한 설명이 나열되어 있습니다. 이들은 일반 매개변수이며 응용 프로그램의 요구 사항에 따라 달라질 수 있습니다.
표 2-1. 구성 매개변수
| 신호 이름 | 설명 |
| AXI ID 폭 | AXI ID 너비를 정의합니다. |
| AXI 데이터 폭 | AXI 데이터 폭을 정의합니다. |
| AXI 주소 폭 | AXI 주소 폭을 정의합니다. |
| 읽기 채널 수 | XNUMX개 채널에서 XNUMX개 쓰기 채널 범위의 드롭다운 메뉴에서 필요한 쓰기 채널 수를 선택하는 옵션입니다. |
| 쓰기 채널 수 | XNUMX개 채널에서 XNUMX개 읽기 채널 범위의 드롭다운 메뉴에서 필요한 읽기 채널 수를 선택하는 옵션입니다. |
| AXI4_SELECTION | AXI4_MASTER와 AXI4_MIRRORED_SLAVE 중에서 선택하는 옵션입니다. |
| 중재자 인터페이스 | 버스 인터페이스를 선택하는 옵션. |
입력 및 출력 신호(질문하기)
다음 표에는 DDR AXI4 Arbiter for Bus 인터페이스의 입력 및 출력 포트가 나열되어 있습니다.
표 2-2. 아비터 버스 인터페이스용 입력 및 출력 포트
| 신호 이름 | 방향 | 너비 | 설명 |
| 리셋_i | 입력 | — | 설계할 액티브 로우 비동기 리셋 신호 |
| sys_ckl_i | 입력 | — | 시스템 시계 |
| ddr_ctrl_ready_i | 입력 | — | DDR 컨트롤러에서 준비 입력 신호를 수신합니다. |
| ARVALID_I_0 | 입력 | — | 읽기 채널 0의 읽기 요청 |
| ARSIZE_I_0 | 입력 | 8 비트 | 읽기 채널 0에서 읽기 버스트 크기 |
| ARADDR_I_0 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 0에 대해 읽기를 시작해야 하는 DDR 주소 |
| ARREADY_O_0 | 산출 | — | 읽기 채널 0의 읽기 요청에 대한 중재자 승인 |
| RVALID_O_0 | 산출 | — | 읽기 채널 0부터 유효한 읽기 데이터 |
| RDATA_O_0 | 산출 | [AXI_DATA_WIDTH-1 : 0] | 읽기 채널 0에서 데이터 읽기 |
| RLAST_O_0 | 산출 | — | 읽기 채널 0에서 프레임 끝 신호 읽기 |
| BUSER_O_r0 | 산출 | — | 채널 0을 읽기 위한 읽기 완료 |
| ARVALID_I_1 | 입력 | — | 읽기 채널 1의 읽기 요청 |
| ARSIZE_I_1 | 입력 | 8 비트 | 읽기 채널 1에서 읽기 버스트 크기 |
| ARADDR_I_1 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 1에 대해 읽기를 시작해야 하는 DDR 주소 |
| ARREADY_O_1 | 산출 | — | 읽기 채널 1의 읽기 요청에 대한 중재자 승인 |
| RVALID_O_1 | 산출 | — | 읽기 채널 1부터 유효한 읽기 데이터 |
| RDATA_O_1 | 산출 | [AXI_DATA_WIDTH-1 : 0] | 읽기 채널 1에서 데이터 읽기 |
| RLAST_O_1 | 산출 | — | 읽기 채널 1에서 프레임 끝 신호 읽기 |
| BUSER_O_r1 | 산출 | — | 채널 1을 읽기 위한 읽기 완료 |
| ARVALID_I_2 | 입력 | — | 읽기 채널 2의 읽기 요청 |
| ………..계속되는 | |||
| 신호 이름 | 방향 | 너비 | 설명 |
| ARSIZE_I_2 | 입력 | 8 비트 | 읽기 채널 2에서 읽기 버스트 크기 |
| ARADDR_I_2 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 2에 대해 읽기를 시작해야 하는 DDR 주소 |
| ARREADY_O_2 | 산출 | — | 읽기 채널 2의 읽기 요청에 대한 중재자 승인 |
| RVALID_O_2 | 산출 | — | 읽기 채널 2부터 유효한 읽기 데이터 |
| RDATA_O_2 | 산출 | [AXI_DATA_WIDTH-1 : 0] | 읽기 채널 2에서 데이터 읽기 |
| RLAST_O_2 | 산출 | — | 읽기 채널 2에서 프레임 끝 신호 읽기 |
| BUSER_O_r2 | 산출 | — | 채널 2을 읽기 위한 읽기 완료 |
| ARVALID_I_3 | 입력 | — | 읽기 채널 3의 읽기 요청 |
| ARSIZE_I_3 | 입력 | 8 비트 | 읽기 채널 3에서 읽기 버스트 크기 |
| ARADDR_I_3 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 3에 대해 읽기를 시작해야 하는 DDR 주소 |
| ARREADY_O_3 | 산출 | — | 읽기 채널 3의 읽기 요청에 대한 중재자 승인 |
| RVALID_O_3 | 산출 | — | 읽기 채널 3부터 유효한 읽기 데이터 |
| RDATA_O_3 | 산출 | [AXI_DATA_WIDTH-1 : 0] | 읽기 채널 3에서 데이터 읽기 |
| RLAST_O_3 | 산출 | — | 읽기 채널 3에서 프레임 끝 신호 읽기 |
| BUSER_O_r3 | 산출 | — | 채널 3을 읽기 위한 읽기 완료 |
| ARVALID_I_4 | 입력 | — | 읽기 채널 4의 읽기 요청 |
| ARSIZE_I_4 | 입력 | 8 비트 | 읽기 채널 4에서 읽기 버스트 크기 |
| ARADDR_I_4 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 4에 대해 읽기를 시작해야 하는 DDR 주소 |
| ARREADY_O_4 | 산출 | — | 읽기 채널 4의 읽기 요청에 대한 중재자 승인 |
| RVALID_O_4 | 산출 | — | 읽기 채널 4부터 유효한 읽기 데이터 |
| RDATA_O_4 | 산출 | [AXI_DATA_WIDTH-1 : 0] | 읽기 채널 4에서 데이터 읽기 |
| RLAST_O_4 | 산출 | — | 읽기 채널 4에서 프레임 끝 신호 읽기 |
| BUSER_O_r4 | 산출 | — | 채널 4을 읽기 위한 읽기 완료 |
| ARVALID_I_5 | 입력 | — | 읽기 채널 5의 읽기 요청 |
| ARSIZE_I_5 | 입력 | 8 비트 | 읽기 채널 5에서 읽기 버스트 크기 |
| ARADDR_I_5 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 5에 대해 읽기를 시작해야 하는 DDR 주소 |
| ARREADY_O_5 | 산출 | — | 읽기 채널 5의 읽기 요청에 대한 중재자 승인 |
| RVALID_O_5 | 산출 | — | 읽기 채널 5부터 유효한 읽기 데이터 |
| RDATA_O_5 | 산출 | [AXI_DATA_WIDTH-1 : 0] | 읽기 채널 5에서 데이터 읽기 |
| RLAST_O_5 | 산출 | — | 읽기 채널 5에서 프레임 끝 신호 읽기 |
| BUSER_O_r5 | 산출 | — | 채널 5을 읽기 위한 읽기 완료 |
| ARVALID_I_6 | 입력 | — | 읽기 채널 6의 읽기 요청 |
| ARSIZE_I_6 | 입력 | 8 비트 | 읽기 채널 6에서 읽기 버스트 크기 |
| ARADDR_I_6 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 6에 대해 읽기를 시작해야 하는 DDR 주소 |
| ARREADY_O_6 | 산출 | — | 읽기 채널 6의 읽기 요청에 대한 중재자 승인 |
| RVALID_O_6 | 산출 | — | 읽기 채널 6부터 유효한 읽기 데이터 |
| RDATA_O_6 | 산출 | [AXI_DATA_WIDTH-1 : 0] | 읽기 채널 6에서 데이터 읽기 |
| RLAST_O_6 | 산출 | — | 읽기 채널 6에서 프레임 끝 신호 읽기 |
| ………..계속되는 | |||
| 신호 이름 | 방향 | 너비 | 설명 |
| BUSER_O_r6 | 산출 | — | 채널 6을 읽기 위한 읽기 완료 |
| ARVALID_I_7 | 입력 | — | 읽기 채널 7의 읽기 요청 |
| ARSIZE_I_7 | 입력 | 8 비트 | 읽기 채널 7에서 읽기 버스트 크기 |
| ARADDR_I_7 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 7에 대해 읽기를 시작해야 하는 DDR 주소 |
| ARREADY_O_7 | 산출 | — | 읽기 채널 7의 읽기 요청에 대한 중재자 승인 |
| RVALID_O_7 | 산출 | — | 읽기 채널 7부터 유효한 읽기 데이터 |
| RDATA_O_7 | 산출 | [AXI_DATA_WIDTH-1 : 0] | 읽기 채널 7에서 데이터 읽기 |
| RLAST_O_7 | 산출 | — | 읽기 채널 7에서 프레임 끝 신호 읽기 |
| BUSER_O_r7 | 산출 | — | 채널 7을 읽기 위한 읽기 완료 |
| AWSIZE_I_0 | 입력 | 8 비트 | 쓰기 채널 0의 쓰기 버스트 크기 |
| WDATA_I_0 | 입력 | [AXI_DATA_WIDTH-1:0] | 채널 0 쓰기를 위한 비디오 데이터 입력 |
| WVALID_I_0 | 입력 | — | 채널 0 쓰기에 유효한 데이터 쓰기 |
| AWVALID_I_0 | 입력 | — | 쓰기 채널 0의 쓰기 요청 |
| AWADDR_I_0 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 0에서 쓰기가 발생해야 하는 DDR 주소 |
| AWREADY_O_0 | 산출 | — | 쓰기 채널 0의 쓰기 요청에 대한 중재자 승인 |
| BUSER_O_0 | 산출 | — | 채널 0을 쓰기 위한 쓰기 완료 |
| AWSIZE_I_1 | 입력 | 8 비트 | 쓰기 채널 1의 쓰기 버스트 크기 |
| WDATA_I_1 | 입력 | [AXI_DATA_WIDTH-1:0] | 채널 1 쓰기를 위한 비디오 데이터 입력 |
| WVALID_I_1 | 입력 | — | 채널 1 쓰기에 유효한 데이터 쓰기 |
| AWVALID_I_1 | 입력 | — | 쓰기 채널 1의 쓰기 요청 |
| AWADDR_I_1 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 1에서 쓰기가 발생해야 하는 DDR 주소 |
| AWREADY_O_1 | 산출 | — | 쓰기 채널 1의 쓰기 요청에 대한 중재자 승인 |
| BUSER_O_1 | 산출 | — | 채널 1을 쓰기 위한 쓰기 완료 |
| AWSIZE_I_2 | 입력 | 8 비트 | 쓰기 채널 2의 쓰기 버스트 크기 |
| WDATA_I_2 | 입력 | [AXI_DATA_WIDTH-1:0] | 채널 2 쓰기를 위한 비디오 데이터 입력 |
| WVALID_I_2 | 입력 | — | 채널 2 쓰기에 유효한 데이터 쓰기 |
| AWVALID_I_2 | 입력 | — | 쓰기 채널 2의 쓰기 요청 |
| AWADDR_I_2 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 2에서 쓰기가 발생해야 하는 DDR 주소 |
| AWREADY_O_2 | 산출 | — | 쓰기 채널 2의 쓰기 요청에 대한 중재자 승인 |
| BUSER_O_2 | 산출 | — | 채널 2을 쓰기 위한 쓰기 완료 |
| AWSIZE_I_3 | 입력 | 8 비트 | 쓰기 채널 3의 쓰기 버스트 크기 |
| WDATA_I_3 | 입력 | [AXI_DATA_WIDTH-1:0] | 채널 3 쓰기를 위한 비디오 데이터 입력 |
| WVALID_I_3 | 입력 | — | 채널 3 쓰기에 유효한 데이터 쓰기 |
| AWVALID_I_3 | 입력 | — | 쓰기 채널 3의 쓰기 요청 |
| AWADDR_I_3 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 3에서 쓰기가 발생해야 하는 DDR 주소 |
| AWREADY_O_3 | 산출 | — | 쓰기 채널 3의 쓰기 요청에 대한 중재자 승인 |
| BUSER_O_3 | 산출 | — | 채널 3을 쓰기 위한 쓰기 완료 |
| AWSIZE_I_4 | 입력 | 8 비트 | 쓰기 채널 4의 쓰기 버스트 크기 |
| ………..계속되는 | |||
| 신호 이름 | 방향 | 너비 | 설명 |
| WDATA_I_4 | 입력 | [AXI_DATA_WIDTH-1:0] | 채널 4 쓰기를 위한 비디오 데이터 입력 |
| WVALID_I_4 | 입력 | — | 채널 4 쓰기에 유효한 데이터 쓰기 |
| AWVALID_I_4 | 입력 | — | 쓰기 채널 4의 쓰기 요청 |
| AWADDR_I_4 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 4에서 쓰기가 발생해야 하는 DDR 주소 |
| AWREADY_O_4 | 산출 | — | 쓰기 채널 4의 쓰기 요청에 대한 중재자 승인 |
| BUSER_O_4 | 산출 | — | 채널 4을 쓰기 위한 쓰기 완료 |
| AWSIZE_I_5 | 입력 | 8 비트 | 쓰기 채널 5의 쓰기 버스트 크기 |
| WDATA_I_5 | 입력 | [AXI_DATA_WIDTH-1:0] | 채널 5 쓰기를 위한 비디오 데이터 입력 |
| WVALID_I_5 | 입력 | — | 채널 5 쓰기에 유효한 데이터 쓰기 |
| AWVALID_I_5 | 입력 | — | 쓰기 채널 5의 쓰기 요청 |
| AWADDR_I_5 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 5에서 쓰기가 발생해야 하는 DDR 주소 |
| AWREADY_O_5 | 산출 | — | 쓰기 채널 5의 쓰기 요청에 대한 중재자 승인 |
| BUSER_O_5 | 산출 | — | 채널 5을 쓰기 위한 쓰기 완료 |
| AWSIZE_I_6 | 입력 | 8 비트 | 쓰기 채널 6의 쓰기 버스트 크기 |
| WDATA_I_6 | 입력 | [AXI_DATA_WIDTH-1:0] | 채널 6 쓰기를 위한 비디오 데이터 입력 |
| WVALID_I_6 | 입력 | — | 채널 6 쓰기에 유효한 데이터 쓰기 |
| AWVALID_I_6 | 입력 | — | 쓰기 채널 6의 쓰기 요청 |
| AWADDR_I_6 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 6에서 쓰기가 발생해야 하는 DDR 주소 |
| AWREADY_O_6 | 산출 | — | 쓰기 채널 6의 쓰기 요청에 대한 중재자 승인 |
| BUSER_O_6 | 산출 | — | 채널 6을 쓰기 위한 쓰기 완료 |
| AWSIZE_I_7 | 입력 | 8 비트 | 쓰기 채널 7의 쓰기 버스트 크기 |
| WDATA_I_7 | 입력 | [AXI_DATA_WIDTH-1:0] | 채널 7 쓰기를 위한 비디오 데이터 입력 |
| WVALID_I_7 | 입력 | — | 채널 7 쓰기에 유효한 데이터 쓰기 |
| AWVALID_I_7 | 입력 | — | 쓰기 채널 7에서 요청 쓰기 |
| AWADDR_I_7 | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 7에서 쓰기가 발생해야 하는 DDR 주소 |
| AWREADY_O_7 | 산출 | — | 쓰기 채널 7의 쓰기 요청에 대한 중재자 승인 |
| BUSER_O_7 | 산출 | — | 채널 7을 쓰기 위한 쓰기 완료 |
다음 표에는 기본 인터페이스용 DDR AXI4 Arbiter의 입력 및 출력 포트가 나열되어 있습니다.
표 2-3. 기본 중재자 인터페이스용 입력 및 출력 포트
| 신호 이름 | 방향 | 너비 | 설명 |
| 리셋_i | 입력 | — | 액티브 로우 비동기 리셋 신호 설계 |
| sys_clk_i | 입력 | — | 시스템 시계 |
| ddr_ctrl_ready_i | 입력 | — | DDR 컨트롤러에서 준비 입력 신호를 수신합니다. |
| r0_req_i | 입력 | — | 이니시에이터 0의 읽기 요청 |
| r0_burst_size_i | 입력 | 8 비트 | 읽기 버스트 크기 |
| r0_rstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 0에 대해 읽기를 시작해야 하는 DDR 주소 |
| r0_ack_o | 산출 | — | 이니시에이터 0의 읽기 요청에 대한 중재자 승인 |
| ………..계속되는 | |||
| 신호 이름 | 방향 | 너비 | 설명 |
| r0_data_valid_o | 산출 | — | 읽기 채널 0부터 유효한 읽기 데이터 |
| r0_done_o | 산출 | — | 이니시에이터 0에 대한 읽기 완료 |
| r1_req_i | 입력 | — | 이니시에이터 1의 읽기 요청 |
| r1_burst_size_i | 입력 | 8 비트 | 읽기 버스트 크기 |
| r1_rstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 1에 대해 읽기를 시작해야 하는 DDR 주소 |
| r1_ack_o | 산출 | — | 이니시에이터 1의 읽기 요청에 대한 중재자 승인 |
| r1_data_valid_o | 산출 | — | 읽기 채널 1부터 유효한 읽기 데이터 |
| r1_done_o | 산출 | — | 이니시에이터 1에 대한 읽기 완료 |
| r2_req_i | 입력 | — | 이니시에이터 2의 읽기 요청 |
| r2_burst_size_i | 입력 | 8 비트 | 읽기 버스트 크기 |
| r2_rstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 2에 대해 읽기를 시작해야 하는 DDR 주소 |
| r2_ack_o | 산출 | — | 이니시에이터 2의 읽기 요청에 대한 중재자 승인 |
| r2_data_valid_o | 산출 | — | 읽기 채널 2부터 유효한 읽기 데이터 |
| r2_done_o | 산출 | — | 이니시에이터 2에 대한 읽기 완료 |
| r3_req_i | 입력 | — | 이니시에이터 3의 읽기 요청 |
| r3_burst_size_i | 입력 | 8 비트 | 읽기 버스트 크기 |
| r3_rstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 3에 대해 읽기를 시작해야 하는 DDR 주소 |
| r3_ack_o | 산출 | — | 이니시에이터 3의 읽기 요청에 대한 중재자 승인 |
| r3_data_valid_o | 산출 | — | 읽기 채널 3부터 유효한 읽기 데이터 |
| r3_done_o | 산출 | — | 이니시에이터 3에 대한 읽기 완료 |
| r4_req_i | 입력 | — | 이니시에이터 4의 읽기 요청 |
| r4_burst_size_i | 입력 | 8 비트 | 읽기 버스트 크기 |
| r4_rstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 4에 대해 읽기를 시작해야 하는 DDR 주소 |
| r4_ack_o | 산출 | — | 이니시에이터 4의 읽기 요청에 대한 중재자 승인 |
| r4_data_valid_o | 산출 | — | 읽기 채널 4부터 유효한 읽기 데이터 |
| r4_done_o | 산출 | — | 이니시에이터 4에 대한 읽기 완료 |
| r5_req_i | 입력 | — | 이니시에이터 5의 읽기 요청 |
| r5_burst_size_i | 입력 | 8 비트 | 읽기 버스트 크기 |
| r5_rstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 5에 대해 읽기를 시작해야 하는 DDR 주소 |
| r5_ack_o | 산출 | — | 이니시에이터 5의 읽기 요청에 대한 중재자 승인 |
| r5_data_valid_o | 산출 | — | 읽기 채널 5부터 유효한 읽기 데이터 |
| r5_done_o | 산출 | — | 이니시에이터 5에 대한 읽기 완료 |
| r6_req_i | 입력 | — | 이니시에이터 6의 읽기 요청 |
| r6_burst_size_i | 입력 | 8 비트 | 읽기 버스트 크기 |
| r6_rstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 6에 대해 읽기를 시작해야 하는 DDR 주소 |
| r6_ack_o | 산출 | — | 이니시에이터 6의 읽기 요청에 대한 중재자 승인 |
| r6_data_valid_o | 산출 | — | 읽기 채널 6부터 유효한 읽기 데이터 |
| r6_done_o | 산출 | — | 이니시에이터 6에 대한 읽기 완료 |
| r7_req_i | 입력 | — | 이니시에이터 7의 읽기 요청 |
| r7_burst_size_i | 입력 | 8 비트 | 읽기 버스트 크기 |
| ………..계속되는 | |||
| 신호 이름 | 방향 | 너비 | 설명 |
| r7_rstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 읽기 채널 7에 대해 읽기를 시작해야 하는 DDR 주소 |
| r7_ack_o | 산출 | — | 이니시에이터 7의 읽기 요청에 대한 중재자 승인 |
| r7_data_valid_o | 산출 | — | 읽기 채널 7부터 유효한 읽기 데이터 |
| r7_done_o | 산출 | — | 이니시에이터 7에 대한 읽기 완료 |
| rdata_o | 산출 | [AXI_DATA_WIDTH – 1:0] | 읽기 채널에서 비디오 데이터 출력 |
| w0_burst_size_i | 입력 | 8 비트 | 쓰기 버스트 크기 |
| w0_data_i | 입력 | [AXI_DATA_WIDTH – 1:0] | 채널 0 쓰기를 위한 비디오 데이터 입력 |
| w0_data_valid_i | 입력 | — | 채널 0 쓰기에 유효한 데이터 쓰기 |
| w0_req_i | 입력 | — | 이니시에이터 0의 쓰기 요청 |
| w0_wstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 0에서 쓰기가 발생해야 하는 DDR 주소 |
| w0_ack_o | 산출 | — | 이니시에이터 0의 쓰기 요청에 대한 중재자 승인 |
| w0_done_o | 산출 | — | 이니시에이터 0에 쓰기 완료 |
| w1_burst_size_i | 입력 | 8 비트 | 쓰기 버스트 크기 |
| w1_data_i | 입력 | [AXI_DATA_WIDTH – 1:0] | 채널 1 쓰기를 위한 비디오 데이터 입력 |
| w1_data_valid_i | 입력 | — | 채널 1 쓰기에 유효한 데이터 쓰기 |
| w1_req_i | 입력 | — | 이니시에이터 1의 쓰기 요청 |
| w1_wstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 1에서 쓰기가 발생해야 하는 DDR 주소 |
| w1_ack_o | 산출 | — | 이니시에이터 1의 쓰기 요청에 대한 중재자 승인 |
| w1_done_o | 산출 | — | 이니시에이터 1에 쓰기 완료 |
| w2_burst_size_i | 입력 | 8 비트 | 쓰기 버스트 크기 |
| w2_data_i | 입력 | [AXI_DATA_WIDTH – 1:0] | 채널 2 쓰기를 위한 비디오 데이터 입력 |
| w2_data_valid_i | 입력 | — | 채널 2 쓰기에 유효한 데이터 쓰기 |
| w2_req_i | 입력 | — | 이니시에이터 2의 쓰기 요청 |
| w2_wstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 2에서 쓰기가 발생해야 하는 DDR 주소 |
| w2_ack_o | 산출 | — | 이니시에이터 2의 쓰기 요청에 대한 중재자 승인 |
| w2_done_o | 산출 | — | 이니시에이터 2에 쓰기 완료 |
| w3_burst_size_i | 입력 | 8 비트 | 쓰기 버스트 크기 |
| w3_data_i | 입력 | [AXI_DATA_WIDTH – 1:0] | 채널 3 쓰기를 위한 비디오 데이터 입력 |
| w3_data_valid_i | 입력 | — | 채널 3 쓰기에 유효한 데이터 쓰기 |
| w3_req_i | 입력 | — | 이니시에이터 3의 쓰기 요청 |
| w3_wstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 3에서 쓰기가 발생해야 하는 DDR 주소 |
| w3_ack_o | 산출 | — | 이니시에이터 3의 쓰기 요청에 대한 중재자 승인 |
| w3_done_o | 산출 | — | 이니시에이터 3에 쓰기 완료 |
| w4_burst_size_i | 입력 | 8 비트 | 쓰기 버스트 크기 |
| w4_data_i | 입력 | [AXI_DATA_WIDTH – 1:0] | 채널 4 쓰기를 위한 비디오 데이터 입력 |
| w4_data_valid_i | 입력 | — | 채널 4 쓰기에 유효한 데이터 쓰기 |
| w4_req_i | 입력 | — | 이니시에이터 4의 쓰기 요청 |
| w4_wstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 4에서 쓰기가 발생해야 하는 DDR 주소 |
| ………..계속되는 | |||
| 신호 이름 | 방향 | 너비 | 설명 |
| w4_ack_o | 산출 | — | 이니시에이터 4의 쓰기 요청에 대한 중재자 승인 |
| w4_done_o | 산출 | — | 이니시에이터 4에 쓰기 완료 |
| w5_burst_size_i | 입력 | 8 비트 | 쓰기 버스트 크기 |
| w5_data_i | 입력 | [AXI_DATA_WIDTH – 1:0] | 채널 5 쓰기를 위한 비디오 데이터 입력 |
| w5_data_valid_i | 입력 | — | 채널 5 쓰기에 유효한 데이터 쓰기 |
| w5_req_i | 입력 | — | 이니시에이터 5의 쓰기 요청 |
| w5_wstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 5에서 쓰기가 발생해야 하는 DDR 주소 |
| w5_ack_o | 산출 | — | 이니시에이터 5의 쓰기 요청에 대한 중재자 승인 |
| w5_done_o | 산출 | — | 이니시에이터 5에 쓰기 완료 |
| w6_burst_size_i | 입력 | 8 비트 | 쓰기 버스트 크기 |
| w6_data_i | 입력 | [AXI_DATA_WIDTH – 1:0] | 채널 6 쓰기를 위한 비디오 데이터 입력 |
| w6_data_valid_i | 입력 | — | 채널 6 쓰기에 유효한 데이터 쓰기 |
| w6_req_i | 입력 | — | 이니시에이터 6의 쓰기 요청 |
| w6_wstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 6에서 쓰기가 발생해야 하는 DDR 주소 |
| w6_ack_o | 산출 | — | 이니시에이터 6의 쓰기 요청에 대한 중재자 승인 |
| w6_done_o | 산출 | — | 이니시에이터 6에 쓰기 완료 |
| w7_burst_size_i | 입력 | 8 비트 | 쓰기 버스트 크기 |
| w7_data_i | 입력 | [AXI_DATA_WIDTH – 1:0] | 채널 7 쓰기를 위한 비디오 데이터 입력 |
| w7_data_valid_i | 입력 | — | 채널 7 쓰기에 유효한 데이터 쓰기 |
| w7_req_i | 입력 | — | 이니시에이터 7의 쓰기 요청 |
| w7_wstart_addr_i | 입력 | [AXI_ADDR_WIDTH – 1:0] | 쓰기 채널 7에서 쓰기가 발생해야 하는 DDR 주소 |
| w7_ack_o | 산출 | — | 이니시에이터 7의 쓰기 요청에 대한 중재자 승인 |
| w7_done_o | 산출 | — | 이니시에이터 7에 쓰기 완료 |
| AXI I/F 신호 | |||
| 주소 채널 읽기 | |||
| 건조한 | 산출 | [AXI_ID_WIDTH – 1:0] | 주소 ID를 읽습니다. 신분증 tag 신호의 읽기 주소 그룹에 대해. |
| araddr_o | 산출 | [AXI_ADDR_WIDTH – 1:0] | 주소를 읽으십시오. 읽기 버스트 트랜잭션의 초기 주소를 제공합니다.
버스트의 시작 주소만 제공됩니다. |
| arlen_o | 산출 | [7:0] | 버스트 길이. 버스트에서 정확한 전송 수를 제공합니다. 이 정보는 주소와 관련된 데이터 전송 횟수를 결정합니다. |
| arsize_o | 산출 | [2:0] | 버스트 크기. 버스트의 각 전송 크기입니다. |
| Arburst_o | 산출 | [1:0] | 버스트 유형. 크기 정보와 함께 버스트 내의 각 전송 주소가 계산되는 방법을 자세히 설명합니다.
2'b01 à 증분 주소 버스트로 고정됩니다. |
| arlock_o | 산출 | [1:0] | 잠금 유형. 전송의 원자적 특성에 대한 추가 정보를 제공합니다.
2'b00 à 일반 액세스로 고정됩니다. |
| ………..계속되는 | |||
| 신호 이름 | 방향 | 너비 | 설명 |
| archache_o | 산출 | [3:0] | 캐시 유형. 전송의 캐시 가능한 특성에 대한 추가 정보를 제공합니다.
4'b0000 à 캐시 불가능 및 버퍼 불가능으로 고정됩니다. |
| aprot_o | 산출 | [2:0] | 보호 유형. 트랜잭션에 대한 보호 단위 정보를 제공합니다. 3'b000으로 고정 à 일반 보안 데이터 액세스. |
| arvalid_o | 산출 | — | 읽기 주소가 유효합니다. HIGH이면 읽기 주소와 제어 정보가 유효하며 주소 승인 신호가 이미 높음이 될 때까지 높게 유지됩니다.
1 = 유효한 주소 및 제어 정보 0 = 주소 및 제어 정보가 유효하지 않음 |
| 이미_o | 입력 | — | 읽기 주소가 준비되었습니다. 대상은 주소 및 관련 제어 신호를 받아들일 준비가 되었습니다.
1 = 대상 준비 완료 0 = 대상이 준비되지 않음 |
| 데이터 채널 읽기 | |||
| 제거하다 | 입력 | [AXI_ID_WIDTH – 1:0] | ID 읽기 tag. ID tag 신호의 읽기 데이터 그룹의. rid 값은 대상에 의해 생성되며 응답하는 읽기 트랜잭션의 arid 값과 일치해야 합니다. |
| 자료 | 입력 | [AXI_DATA_WIDTH – 1:0] | 데이터 읽기 |
| 응답 | 입력 | [1:0] | 응답을 읽으십시오.
읽기 전송의 상태입니다. 허용되는 응답은 OKAY, EXOKAY, SLVERR 및 DECERR입니다. |
| 마지막 | 입력 | — | 마지막으로 읽으십시오.
읽기 버스트의 마지막 전송. |
| 유효한 | 입력 | — | 유효한 읽기. 필요한 읽기 데이터를 사용할 수 있고 읽기 전송을 완료할 수 있습니다.
1 = 사용 가능한 읽기 데이터 0 = 읽기 데이터를 사용할 수 없음 |
| 이미 | 산출 | — | 준비를 읽으십시오. Initiator는 읽은 데이터 및 응답 정보를 수락할 수 있습니다.
1= 이니시에이터 준비됨 0 = 개시자가 준비되지 않음 |
| 주소 채널 쓰기 | |||
| 몹시 | 산출 | [AXI_ID_WIDTH – 1:0] | 주소 ID를 씁니다. 신분증 tag 신호의 쓰기 주소 그룹에 대해. |
| awaddr | 산출 | [AXI_ADDR_WIDTH – 1:0] | 주소를 씁니다. 쓰기 버스트 트랜잭션에서 첫 번째 전송 주소를 제공합니다. 관련 제어 신호는 버스트의 나머지 전송 주소를 결정하는 데 사용됩니다. |
| 송곳 | 산출 | [7:0] | 버스트 길이. 버스트에서 정확한 전송 수를 제공합니다. 이 정보는 주소와 관련된 데이터 전송 횟수를 결정합니다. |
| 크기 | 산출 | [2:0] | 버스트 크기. 버스트의 각 전송 크기입니다. 바이트 레인 스트로브는 업데이트할 바이트 레인을 정확히 나타냅니다. |
| 폭음 | 산출 | [1:0] | 버스트 유형. 크기 정보와 함께 버스트 내의 각 전송 주소가 계산되는 방법을 자세히 설명합니다.
2'b01 à 증분 주소 버스트로 고정됩니다. |
| ………..계속되는 | |||
| 신호 이름 | 방향 | 너비 | 설명 |
| 얼렁 | 산출 | [1:0] | 잠금 유형. 전송의 원자적 특성에 대한 추가 정보를 제공합니다.
2'b00 à 일반 액세스로 고정됩니다. |
| 캐시 | 산출 | [3:0] | 캐시 유형. 트랜잭션의 버퍼 가능, 캐시 가능, 연속 쓰기, 후기입 및 할당 속성을 나타냅니다.
4'b0000 à 캐시 불가능 및 버퍼 불가능으로 고정됩니다. |
| 잘못 | 산출 | [2:0] | 보호 유형. 트랜잭션의 일반, 권한 또는 보안 보호 수준과 트랜잭션이 데이터 액세스인지 명령 액세스인지를 나타냅니다. 3'b000으로 고정 à 일반 보안 데이터 액세스. |
| 잘못된 | 산출 | — | 쓰기 주소가 유효합니다. 유효한 쓰기 주소 및 제어 정보를 사용할 수 있음을 나타냅니다.
1 = 사용 가능한 주소 및 제어 정보 0 = 주소 및 제어 정보를 사용할 수 없습니다. 주소 및 제어 정보는 주소 승인 신호가 이미 HIGH가 될 때까지 안정적으로 유지됩니다. |
| 이미 | 입력 | — | 쓰기 주소가 준비되었습니다. 대상이 주소 및 관련 제어 신호를 수락할 준비가 되었음을 나타냅니다.
1 = 대상 준비 완료 0 = 대상이 준비되지 않음 |
| 데이터 채널 쓰기 | |||
| 데이터 | 산출 | [AXI_DATA_WIDTH – 1:0] | 데이터 쓰기 |
| wstrb | 산출 | [AXI_DATA_WIDTH – 8:0] | 스트로브를 씁니다. 이 신호는 메모리에서 업데이트할 바이트 레인을 나타냅니다. 쓰기 데이터 버스의 각 XNUMX비트에 대해 하나의 쓰기 스트로브가 있습니다. |
| 마지막 | 산출 | — | 마지막으로 작성하십시오. 쓰기 버스트의 마지막 전송. |
| 유효한 | 산출 | — | 유효합니다. 유효한 쓰기 데이터 및 스트로브를 사용할 수 있습니다. 1 = 쓰기 데이터 및 스트로브 사용 가능
0 = 쓰기 데이터 및 스트로브 사용 불가 |
| 레디 | 입력 | — | 쓰기 준비. 대상은 쓰기 데이터를 수락할 수 있습니다. 1 = 대상 준비 완료
0 = 대상이 준비되지 않음 |
| 응답 채널 쓰기 | |||
| 매기다 | 입력 | [AXI_ID_WIDTH – 1:0] | 응답 ID. 신분증 tag 쓰기 응답의. 입찰 값은 대상이 응답하는 쓰기 트랜잭션의 awid 값과 일치해야 합니다. |
| 브레스프 | 입력 | [1:0] | 응답을 작성합니다. 쓰기 트랜잭션의 상태입니다. 허용되는 응답은 OKAY, EXOKAY, SLVERR 및 DECERR입니다. |
| 유효한 | 입력 | — | 쓰기 응답이 유효합니다. 유효한 쓰기 응답을 사용할 수 있습니다. 1 = 쓰기 응답 사용 가능
0 = 쓰기 응답을 사용할 수 없음 |
| 빵빵한 | 산출 | — | 응답 준비. 초기자는 응답 정보를 수락할 수 있습니다.
1 = 이니시에이터 준비됨 0 = 개시자가 준비되지 않음 |
타이밍 다이어그램(질문하기)
이 섹션에서는 DDR_AXI4_Arbiter 타이밍 다이어그램에 대해 설명합니다. 다음 그림은 읽기 및 쓰기 요청 입력, 시작 메모리 주소, 외부 이니시에이터의 쓰기 입력, 읽기 또는 쓰기 승인, 중재자가 제공한 읽기 또는 쓰기 완료 입력의 연결을 보여줍니다.
그림 3-1. AXI4 인터페이스를 통한 쓰기/읽기에 사용되는 신호에 대한 타이밍 다이어그램
테스트벤치(질문하기)
통합 테스트벤치는 사용자 테스트벤치로 불리는 DDR_AXI4_Arbiter를 확인하고 테스트하는 데 사용됩니다. DDR_AXI4_Arbiter IP의 기능을 확인하기 위해 Testbench가 제공됩니다. 이 테스트벤치는 버스 인터페이스 구성이 있는 XNUMX개의 읽기 채널과 XNUMX개의 쓰기 채널에서만 작동합니다.
시뮬레이션(질문하기)
다음 단계에서는 테스트벤치를 사용하여 코어를 시뮬레이션하는 방법을 설명합니다.
- Libero® SoC Catalog 탭을 열고 Solutions-Video를 확장한 다음 DDR_AXI4_Arbiter를 두 번 클릭하고 확인을 클릭합니다. IP와 관련된 문서는 문서 아래에 나열됩니다. 중요: 카탈로그 탭이 보이지 않으면 다음으로 이동하십시오. View > Windows 메뉴에서 카탈로그를 클릭하여 표시합니다.
그림 4-1. Libero SoC 카탈로그의 DDR_AXI4_Arbiter IP 코어
다음과 같이 구성 요소 생성 창이 나타납니다. 확인을 클릭합니다. 이름이 DDR_AXI4_ARBITER_PF_C0인지 확인합니다.
그림 4-2. 구성 요소 생성
2개의 읽기 채널, 2개의 쓰기 채널에 대해 IP를 구성하고 다음 그림과 같이 버스 인터페이스를 선택하고 확인을 클릭하여 IP를 생성합니다.
그림 4-3. 구성
Stimulus Hierarchy 탭에서 테스트벤치(DDR_AXI4_ARBITER_PF_tb.v)를 선택하고 마우스 오른쪽 버튼을 클릭한 다음 Simulate Pre-Synth Design > Open Interactively를 클릭합니다.
중요한: Stimulus Hierarchy 탭이 보이지 않으면 다음으로 이동하십시오. View > Windows 메뉴에서 Stimulus Hierarchy를 클릭하여 보이게 합니다.
그림 4-4. 사전 합성 설계 시뮬레이션
ModelSim이 테스트 벤치와 함께 열립니다. file, 다음 그림과 같이.
그림 4-5. ModelSim 시뮬레이션 창
중요한: .do에 지정된 런타임 제한으로 인해 시뮬레이션이 중단된 경우 file, run -all 명령을 사용하여 시뮬레이션을 완료합니다.
개정 내역(질문하기)
개정 내역은 문서에서 구현된 변경 사항을 설명합니다. 변경 사항은 최신 출판물부터 시작하여 개정별로 나열됩니다.
표 5-1. 개정 내역
| 개정 | 날짜 | 설명 |
| A | 04/2023 | 다음은 문서 개정판 A의 변경 사항 목록입니다.
• 문서를 Microchip 템플릿으로 마이그레이션했습니다. • 문서 번호를 00004976에서 DS50200950A로 업데이트했습니다. • 추가됨 4. 테스트벤치. |
| 2.0 | — | 다음은 문서 개정판 2.0의 변경 사항 목록입니다.
• 추가됨 그림 1-2. • 추가됨 표 2-2. • 일부 입력 및 출력 신호 이름의 이름을 업데이트했습니다. 표 2-2. |
| 1.0 | — | 최초 릴리스. |
Microchip FPGA 지원(질문하기)
Microchip FPGA 제품 그룹은 고객 서비스, 고객 기술 지원 센터, web사이트 및 전세계 판매 사무소. 문의 사항이 이미 답변되었을 가능성이 높으므로 고객 지원팀에 문의하기 전에 Microchip 온라인 리소스를 방문하는 것이 좋습니다. 다음을 통해 기술 지원 센터에 문의하십시오. webwww.microchip.com/support 사이트. FPGA 장치 부품 번호를 언급하고 적절한 케이스 범주를 선택한 다음 디자인을 업로드하십시오. file기술 지원 사례를 만드는 동안. 제품 가격, 제품 업그레이드, 업데이트된 정보, 주문 상태 및 승인과 같은 비기술적 제품 지원에 대해서는 고객 서비스에 문의하십시오.
- 북미에서 전화하려면 800.262.1060으로 전화하세요.
- 전 세계에서 650.318.4460으로 전화하세요.
- 팩스: 전 세계 어디에서나 650.318.8044
Microchip 정보(질문하기)
마이크로칩 Web사이트(질문하기)
Microchip은 다음을 통해 온라인 지원을 제공합니다. web사이트에서 www.마이크로칩닷컴/. 이것 web사이트는 만드는 데 사용됩니다 file고객이 쉽게 이용할 수 있는 s 및 정보. 이용 가능한 콘텐츠 중 일부는 다음과 같습니다.
- 제품 지원 – 데이터시트 및 정오표, 애플리케이션 노트 및 samp파일 프로그램, 디자인 리소스, 사용자 가이드 및 하드웨어 지원 문서, 최신 소프트웨어 릴리스 및 보관된 소프트웨어
- 일반 기술 지원 – 자주 묻는 질문(FAQ), 기술 지원 요청, 온라인 토론 그룹, Microchip 설계 파트너 프로그램 회원 목록
- 마이크로칩의 사업 – 제품 선택 및 주문 가이드, 최신 Microchip 보도 자료, 세미나 및 이벤트 목록, Microchip 영업 사무소, 유통업체 및 공장 대표 목록
제품 변경 알림 서비스(질문하기)
Microchip의 제품 변경 알림 서비스는 고객이 Microchip 제품을 최신 상태로 유지할 수 있도록 지원합니다. 구독자는 관심 있는 특정 제품군 또는 개발 도구와 관련된 변경, 업데이트, 개정 또는 정오표가 있을 때마다 이메일 알림을 받게 됩니다. 등록하려면 다음으로 이동하십시오. www.microchip.com/pcn 등록지침을 따르세요.
고객 지원(질문하기)
Microchip 제품 사용자는 다음과 같은 다양한 채널을 통해 지원을 받을 수 있습니다.
- 유통업체 또는 대표자
- 현지 영업 사무소
- 임베디드 솔루션 엔지니어(ESE)
- 기술 지원
고객은 대리점, 담당자 또는 ESE에 지원을 요청해야 합니다. 지역 판매 사무소도 고객을 도울 수 있습니다. 판매 사무소 및 위치 목록이 이 문서에 포함되어 있습니다. 기술 지원은 다음을 통해 제공됩니다. web사이트 위치: www.microchip.com/support.
Microchip, 코드 보호 기능 고안(질문하기)
Microchip 제품의 코드 보호 기능에 대한 자세한 내용은 다음과 같습니다.
- 마이크로칩 제품은 해당 마이크로칩 데이터 시트에 포함된 사양을 충족합니다.
- Microchip은 자사 제품군이 의도된 방식으로, 작동 사양 내에서, 정상적인 조건에서 사용될 경우 안전하다고 믿습니다.
- Microchip은 지적 재산권을 소중히 여기며 적극적으로 보호합니다. Microchip 제품의 코드 보호 기능을 위반하려는 시도는 엄격히 금지되며 DigitalMillennium 저작권법을 위반할 수 있습니다.
- Microchip이나 다른 반도체 제조업체는 코드의 보안을 보장할 수 없습니다. 코드 보호는 제품이 "깨지지 않는다"는 것을 보장한다는 것을 의미하지 않습니다. 코드 보호는 끊임없이 진화하고 있습니다. Microchip은 제품의 코드 보호 기능을 지속적으로 개선하기 위해 최선을 다하고 있습니다.
법적 고지(질문하기)
이 간행물과 여기에 있는 정보는 Microchip 제품을 설계, 테스트 및 귀하의 애플리케이션과 통합하는 것을 포함하여 Microchip 제품에만 사용할 수 있습니다. 이 정보를 다른 방식으로 사용하는 것은 이 약관을 위반하는 것입니다. 장치 응용 프로그램에 대한 정보는 귀하의 편의를 위해서만 제공되며 업데이트로 대체될 수 있습니다. 애플리케이션이 사양을 충족하는지 확인하는 것은 귀하의 책임입니다. 추가 지원을 받으려면 현지 Microchip 영업소에 문의하거나 다음에서 추가 지원을 받으십시오. www.microchip.com/en-us/support/design-help/ 클라이언트 지원 서비스. 이 정보는 MICROCHIP에서 "있는 그대로" 제공합니다. MICROCHIP은 비침해, 상품성 및 특정 목적에의 적합성에 대한 묵시적 보증을 포함하되 이에 국한되지 않는 정보와 관련하여 명시적이든 묵시적이든, 서면이든 구두든, 법적이든 기타 방식이든 어떠한 종류의 진술이나 보증도 하지 않습니다. 보증 상태, 품질 또는 성능과 관련됨. 어떠한 경우에도 MICROCHIP은 정보 또는 그 사용과 관련된 모든 종류의 간접적, 특별, 징벌적, 우발적 또는 결과적 손실, 손해, 비용 또는 지출에 대해 책임을 지지 않습니다. 가능성 또는 손해를 예측할 수 있습니까? 법률이 허용하는 최대 한도 내에서 정보 또는 그 사용과 관련된 모든 청구에 대한 MICROCHIP의 총 책임은 귀하가 정보에 대해 MICROCHIP에 직접 지불한 수수료를 초과하지 않습니다. 생명 유지 장치 및/또는 안전 응용 분야에서 Microchip 장치를 사용하는 것은 전적으로 구매자의 책임이며 구매자는 이러한 사용으로 인해 발생하는 모든 손해, 청구, 소송 또는 비용으로부터 Microchip을 방어하고 면책하며 무해하게 유지하는 데 동의합니다. 달리 명시되지 않는 한 모든 Microchip 지적 재산권에 따라 암묵적으로든 다른 방식으로든 라이센스가 전달되지 않습니다.
상표(질문하기)
Microchip 이름 및 로고, Microchip 로고, Adaptec, AVR, AVR 로고, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, Microsemi 로고, MOST, MOST 로고, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32 로고, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST 로고, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron 및 XMEGA는 미국 및 기타 국가에서 Microchip Technology Incorporated의 등록 상표입니다. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus 로고, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime 및 ZL은 미국에서 Microchip Technology Incorporated의 등록 상표입니다. Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching , BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, 동적 평균 매칭, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, 인서킷 직렬 프로그래밍, ICSP, INICnet, 지능형 병렬화, IntelliMOS, 칩 간 연결, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB 인증 로고, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient 코드 생성, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX , RTG4, SAMICE, 직렬 쿼드 I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect 및 ZENA는 미국 및 기타 국가에서 Microchip Technology Incorporated의 상표입니다. SQTP는 미국에서 Microchip Technology Incorporated의 서비스 마크입니다. Adaptec 로고, Frequency on Demand, Silicon Storage Technology 및 Symmcom은 기타 국가에서 Microchip Technology Inc.의 등록 상표입니다. GestIC는 다른 국가에서 Microchip Technology Inc.의 자회사인 Microchip Technology Germany II GmbH & Co. KG의 등록 상표입니다. 여기에 언급된 다른 모든 상표는 해당 회사의 재산입니다. © 2023, Microchip Technology Incorporated 및 그 자회사. 판권 소유.
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