MICROCHIP DDR AXI4 Arbiter

Zavedení: Standard protokolu AXI4-Stream používá terminologii Master a Slave. Ekvivalentní terminologie mikročipu použitá v tomto dokumentu je iniciátor a cíl.
Shrnutí: Následující tabulka poskytuje souhrn charakteristik DDR AXI4 Arbiter.

Charakteristický	Hodnota
Základní verze	DDR AXI4 Arbiter v2.2
Podporované rodiny zařízení	–
Podporované licencování toku nástrojů	–

Vlastnosti: DDR AXI4 Arbiter má následující klíčové vlastnosti:

• IP jádro musí být nainstalováno do IP katalogu softwaru Libero SoC.
• Jádro je konfigurováno, generováno a konfigurováno v rámci nástroje SmartDesign pro zahrnutí do seznamu projektů Libero.

Využití a výkon zařízení:

Podrobnosti o zařízení	Rodina	Zařízení	Zdroje	Výkon (MHz)
LUTs DFF RAM LSRAM SRAM Math Blocks Chip Globals	PolarFire	MPF300T-1	5411	266

Popis funkce

Popis funkce: Tato část popisuje podrobnosti implementace DDR_AXI4_Arbiter. Následující obrázek ukazuje schéma pin-out nejvyšší úrovně DDR AXI4 Arbiter.

Parametry a signály rozhraní DDR_AXI4_Arbiter

Nastavení konfigurace:
Konfigurační nastavení pro DDR_AXI4_Arbiter nejsou v tomto dokumentu specifikována.

Vstupní a výstupní signály:
Vstupní a výstupní signály pro DDR_AXI4_Arbiter nejsou v tomto dokumentu specifikovány.

Časové diagramy
Časové diagramy pro DDR_AXI4_Arbiter nejsou v tomto dokumentu specifikovány.

Testbench

simulace:
Podrobnosti simulace pro DDR_AXI4_Arbiter nejsou v tomto dokumentu uvedeny.
Historie revizí
Historie revizí pro DDR_AXI4_Arbiter není v tomto dokumentu uvedena.
Podpora Microchip FPGA
Informace o podpoře Microchip FPGA pro DDR_AXI4_Arbiter nejsou v tomto dokumentu uvedeny.

Návod k použití produktu

1. Nainstalujte DDR AXI4 Arbiter v2.2 do katalogu IP softwaru Libero SoC.
2. Nakonfigurujte, vygenerujte a vytvořte instanci jádra v rámci nástroje SmartDesign pro zahrnutí do seznamu projektů Libero.

Úvod (Zeptejte se)

Vzpomínky jsou nedílnou součástí každé typické video a grafické aplikace. Používají se pro ukládání celých video snímků do vyrovnávací paměti, když místní paměť FPGA nestačí k uložení celého snímku. Pokud dojde k vícenásobnému čtení a zápisu video snímků do DDR, bude k rozhodování mezi více požadavky vyžadován arbitr. DDR AXI4 Arbiter IP poskytuje 8 zapisovacích kanálů pro zápis vyrovnávací paměti snímků do externí paměti DDR a 8 čtecích kanálů pro čtení snímků z externí paměti. Rozhodčí řízení je založeno na principu „kdo dřív přijde, je dřív na řadě“. Pokud se vyskytnou dva požadavky současně, bude mít prioritu kanál s nižším číslem kanálu. Arbiter se připojuje k IP řadiči DDR přes rozhraní AXI4. DDR AXI4 Arbiter poskytuje rozhraní AXI4 Initiator pro řadiče DDR na čipu. Arbiter podporuje až osm kanálů pro zápis a osm kanálů pro čtení. Blok rozhoduje mezi osmi čtecími kanály a poskytuje přístup ke čtecímu kanálu AXI způsobem „kdo dřív přijde, je dřív na řadě“. Blok rozhoduje mezi osmi zapisovacími kanály a poskytuje přístup k zapisovacímu kanálu AXI způsobem „kdo dřív přijde, je dřív na řadě“. Všech osm kanálů pro čtení a zápis má stejnou prioritu. Rozhraní AXI4 Initiator Arbiter IP lze nakonfigurovat pro různé šířky dat v rozsahu od 64 bitů do 512 bitů.
Důležité: Standard protokolu AXI4-Stream používá terminologii „Master“ a „Slave“. Ekvivalentní terminologie mikročipu použitá v tomto dokumentu je iniciátor a cíl.
Shrnutí (položit otázku)
Následující tabulka poskytuje souhrn charakteristik DDR AXI4 Arbiter.

Tabulka 1. Charakteristika arbitra DDR AXI4

Tento dokument se vztahuje na DDR AXI4 Arbiter v2.2.

• PolarFire® SoC
• PolarFire
• RTG4™
• IGLOO® 2
• SmartFusion® 2

Vyžaduje Libero® SoC v12.3 nebo novější vydání. IP lze používat v režimu RTL bez jakékoli licence. Další informace naleznete v tématu DDR_AXI4_Arbiter.

Funkce (Zeptejte se)

DDR AXI4 Arbiter má následující klíčové vlastnosti:

• Osm kanálů pro zápis
• Osm čtených kanálů
• Rozhraní AXI4 k řadiči DDR
• Konfigurovatelná šířka AXI4: 64, 128, 256 a 512 bitů
• Konfigurovatelná šířka adresy: 32 až 64 bitů

Implementace IP Core v Libero® Design Suite (Zeptejte se)
IP jádro musí být nainstalováno do IP katalogu softwaru Libero SoC. To se nainstaluje automaticky pomocí funkce aktualizace IP katalogu v softwaru Libero SoC nebo se jádro IP ručně stáhne z katalogu. Jakmile je jádro IP nainstalováno v katalogu IP softwaru Libero SoC, je jádro nakonfigurováno, vygenerováno a vytvořeno v nástroji SmartDesign pro zahrnutí do seznamu projektů Libero.
Využití a výkon zařízení (Zeptejte se)
Následující tabulka uvádí využití zařízení používaného pro DDR_AXI4_Arbiter.
Tabulka 2. Využití DDR_AXI4_Arbiter

Zařízení Podrobnosti		Zdroje		Výkon (MHz)	RAM		Matematické bloky	Čip Globals
Rodina	Zařízení	LUT	DFF		LSRAM	μSRAM
PolarFire® SoC	MPFS250T-1	5411	4202	266	13	1	0	0
PolarFire	MPF300T-1	5411	4202	266	13	1	0	0
SmartFusion® 2	M2S150-1	5546	4309	192	15	1	0	0

Důležité:

• Data v předchozí tabulce jsou zachycena pomocí typické syntézy a nastavení rozložení. IP je nakonfigurována pro osm kanálů pro zápis, osm kanálů pro čtení, konfiguraci šířky adresy 32 bitů a šířku dat 512 bitů.
• Hodiny jsou omezeny na 200 MHz při provádění analýzy časování, aby se dosáhlo výkonových čísel.

Popis funkce (Zeptejte se)
Tato část popisuje podrobnosti implementace DDR_AXI4_Arbiter. Následující obrázek ukazuje schéma pin-out nejvyšší úrovně DDR AXI4 Arbiter. Obrázek 1-1. Blokový diagram pin-out na nejvyšší úrovni pro nativní rozhraní arbitra

Následující obrázek ukazuje blokové schéma na systémové úrovni DDR_AXI4_Arbiter v režimu sběrnicového rozhraní. Obrázek 1-2. Blokový diagram na systémové úrovni DDR_AXI4_Arbiter

Transakce čtení je spuštěna nastavením vstupního signálu r(x)_req_i na vysokou hodnotu na konkrétním čteném kanálu. Rozhodčí odpoví potvrzením, když je připraven obsloužit požadavek na čtení. Pak to sampzadá počáteční adresu AXI a přečte velikost shluku, která je na vstupu z externího iniciátoru. Kanál zpracovává vstupy a generuje požadované transakce AXI pro čtení dat z paměti DDR. Výstup čtených dat z arbitra je společný pro všechny čtené kanály. Během načítání dat jsou načtená data platná pro příslušný kanál vysoká. Konec transakce čtení je označen signálem read-done, když jsou odeslány všechny požadované bajty. Podobně jako u transakce čtení se transakce zápisu spouští nastavením vstupního signálu w(x)_req_i na vysokou hodnotu. Spolu se signálem požadavku musí být během požadavku poskytnuta počáteční adresa zápisu a délka shluku. Když je rozhodce k dispozici pro obsluhu písemného požadavku, odpoví odesláním potvrzovacího signálu na odpovídající kanál. Poté musí uživatel poskytnout data zápisu spolu s datově platným signálem na kanálu. Počet hodin, po kterou platí horní perioda dat, musí odpovídat délce shluku. Arbiter dokončí operaci zápisu a nastaví signál dokončení zápisu na vysokou hodnotu označující dokončení transakce zápisu.
Parametry a signály rozhraní DDR_AXI4_Arbiter (Zeptejte se)
Tato část pojednává o parametrech v konfigurátoru GUI DDR_AXI4_Arbiter a I/O signálech.
2.1 Nastavení konfigurace (Zeptejte se)
Následující tabulka uvádí popis konfiguračních parametrů použitých v hardwarové implementaci DDR_AXI4_Arbiter. Toto jsou obecné parametry a lze je měnit podle požadavků aplikace.

Tabulka 2-1. Konfigurační parametr

Signál Jméno	Popis
AXI ID Šířka	Definuje šířku AXI ID.
Šířka dat AXI	Definuje šířku dat AXI.
Šířka adresy AXI	Definuje šířku adresy AXI
Počet čtených kanálů	Možnosti výběru požadovaného počtu kanálů pro zápis z rozbalovací nabídky v rozsahu od jednoho kanálu po osm kanálů pro zápis.
Počet kanálů pro zápis	Možnosti výběru požadovaného počtu čtených kanálů z rozbalovací nabídky v rozsahu od jednoho kanálu do osmi čtených kanálů.
AXI4_SELECTION	Možnosti výběru mezi AXI4_MASTER a AXI4_MIRRORED_SLAVE.
Rozhraní arbitra	Možnost výběru rozhraní sběrnice.

Vstupní a výstupní signály (Zeptejte se)
V následující tabulce jsou uvedeny vstupní a výstupní porty rozhraní DDR AXI4 Arbiter for Bus.
Tabulka 2-2. Vstupní a výstupní porty pro rozhraní sběrnice Arbiter

Signál Jméno	Směr	Šířka	Popis
reset_i	Vstup	—	Aktivní Nízký asynchronní resetovací signál podle návrhu
sys_ckl_i	Vstup	—	Systémové hodiny
ddr_ctrl_ready_i	Vstup	—	Přijímá vstupní signál připravenosti z ovladače DDR
ARVALID_I_0	Vstup	—	Požadavek na čtení z kanálu čtení 0
ARSIZE_I_0	Vstup	8 bitů	velikost shluku čtení z kanálu čtení 0
ARADDR_I_0	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 0
ARREADY_O_0	Výstup	—	Potvrzení arbitra pro žádost o čtení z kanálu čtení 0
RVALID_O_0	Výstup	—	Čtená data platná z čteného kanálu 0
RDATA_O_0	Výstup	[AXI_DATA_WIDTH-1 : 0]	Načíst data z kanálu čtení 0
RLAST_O_0	Výstup	—	Čtení signálu konce rámce z kanálu čtení 0
BUSER_O_r0	Výstup	—	Dokončení čtení pro čtení kanálu 0
ARVALID_I_1	Vstup	—	Požadavek na čtení z kanálu čtení 1
ARSIZE_I_1	Vstup	8 bitů	Přečíst velikost shluku z kanálu čtení 1
ARADDR_I_1	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 1
ARREADY_O_1	Výstup	—	Potvrzení arbitra pro žádost o čtení z kanálu čtení 1
RVALID_O_1	Výstup	—	Čtená data platná z čteného kanálu 1
RDATA_O_1	Výstup	[AXI_DATA_WIDTH-1 : 0]	Načíst data z kanálu čtení 1
RLAST_O_1	Výstup	—	Čtení signálu konce rámce z kanálu čtení 1
BUSER_O_r1	Výstup	—	Dokončení čtení pro čtení kanálu 1
ARVALID_I_2	Vstup	—	Požadavek na čtení z kanálu čtení 2

………..pokračování
Signál Jméno	Směr	Šířka	Popis
ARSIZE_I_2	Vstup	8 bitů	Přečíst velikost shluku z kanálu čtení 2
ARADDR_I_2	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 2
ARREADY_O_2	Výstup	—	Potvrzení arbitra pro žádost o čtení z kanálu čtení 2
RVALID_O_2	Výstup	—	Čtená data platná z čteného kanálu 2
RDATA_O_2	Výstup	[AXI_DATA_WIDTH-1 : 0]	Načíst data z kanálu čtení 2
RLAST_O_2	Výstup	—	Čtení signálu konce rámce z kanálu čtení 2
BUSER_O_r2	Výstup	—	Dokončení čtení pro čtení kanálu 2
ARVALID_I_3	Vstup	—	Požadavek na čtení z kanálu čtení 3
ARSIZE_I_3	Vstup	8 bitů	Přečíst velikost shluku z kanálu čtení 3
ARADDR_I_3	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 3
ARREADY_O_3	Výstup	—	Potvrzení arbitra pro žádost o čtení z kanálu čtení 3
RVALID_O_3	Výstup	—	Čtená data platná z čteného kanálu 3
RDATA_O_3	Výstup	[AXI_DATA_WIDTH-1 : 0]	Načíst data z kanálu čtení 3
RLAST_O_3	Výstup	—	Čtení signálu konce rámce z kanálu čtení 3
BUSER_O_r3	Výstup	—	Dokončení čtení pro čtení kanálu 3
ARVALID_I_4	Vstup	—	Požadavek na čtení z kanálu čtení 4
ARSIZE_I_4	Vstup	8 bitů	Přečíst velikost shluku z kanálu čtení 4
ARADDR_I_4	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 4
ARREADY_O_4	Výstup	—	Potvrzení arbitra pro žádost o čtení z kanálu čtení 4
RVALID_O_4	Výstup	—	Čtená data platná z čteného kanálu 4
RDATA_O_4	Výstup	[AXI_DATA_WIDTH-1 : 0]	Načíst data z kanálu čtení 4
RLAST_O_4	Výstup	—	Čtení signálu konce rámce z kanálu čtení 4
BUSER_O_r4	Výstup	—	Dokončení čtení pro čtení kanálu 4
ARVALID_I_5	Vstup	—	Požadavek na čtení z kanálu čtení 5
ARSIZE_I_5	Vstup	8 bitů	Přečíst velikost shluku z kanálu čtení 5
ARADDR_I_5	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 5
ARREADY_O_5	Výstup	—	Potvrzení arbitra pro žádost o čtení z kanálu čtení 5
RVALID_O_5	Výstup	—	Čtená data platná z čteného kanálu 5
RDATA_O_5	Výstup	[AXI_DATA_WIDTH-1 : 0]	Načíst data z kanálu čtení 5
RLAST_O_5	Výstup	—	Čtení signálu konce rámce z kanálu čtení 5
BUSER_O_r5	Výstup	—	Dokončení čtení pro čtení kanálu 5
ARVALID_I_6	Vstup	—	Požadavek na čtení z kanálu čtení 6
ARSIZE_I_6	Vstup	8 bitů	Přečíst velikost shluku z kanálu čtení 6
ARADDR_I_6	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 6
ARREADY_O_6	Výstup	—	Potvrzení arbitra pro žádost o čtení z kanálu čtení 6
RVALID_O_6	Výstup	—	Čtená data platná z čteného kanálu 6
RDATA_O_6	Výstup	[AXI_DATA_WIDTH-1 : 0]	Načíst data z kanálu čtení 6
RLAST_O_6	Výstup	—	Čtení signálu konce rámce z kanálu čtení 6

………..pokračování
Signál Jméno	Směr	Šířka	Popis
BUSER_O_r6	Výstup	—	Dokončení čtení pro čtení kanálu 6
ARVALID_I_7	Vstup	—	Požadavek na čtení z kanálu čtení 7
ARSIZE_I_7	Vstup	8 bitů	Přečíst velikost shluku z kanálu čtení 7
ARADDR_I_7	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 7
ARREADY_O_7	Výstup	—	Potvrzení arbitra pro žádost o čtení z kanálu čtení 7
RVALID_O_7	Výstup	—	Čtená data platná z čteného kanálu 7
RDATA_O_7	Výstup	[AXI_DATA_WIDTH-1 : 0]	Načíst data z kanálu čtení 7
RLAST_O_7	Výstup	—	Čtení signálu konce rámce z kanálu čtení 7
BUSER_O_r7	Výstup	—	Dokončení čtení pro čtení kanálu 7
AWSIZE_I_0	Vstup	8 bitů	Velikost shluku zápisu pro kanál zápisu 0
WDATA_I_0	Vstup	[AXI_DATA_WIDTH-1:0]	Vstup video dat pro zápis kanálu 0
WVALID_I_0	Vstup	—	Zápis dat platných pro zápis kanálu 0
AWVALID_I_0	Vstup	—	Požadavek na zápis z kanálu zápisu 0
AWADDR_I_0	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 0
AWREADY_O_0	Výstup	—	Potvrzení arbitra pro zápis požadavku z kanálu zápisu 0
BUSER_O_0	Výstup	—	Dokončení zápisu pro zápis kanálu 0
AWSIZE_I_1	Vstup	8 bitů	Velikost shluku zápisu pro kanál zápisu 1
WDATA_I_1	Vstup	[AXI_DATA_WIDTH-1:0]	Vstup video dat pro zápis kanálu 1
WVALID_I_1	Vstup	—	Zápis dat platných pro zápis kanálu 1
AWVALID_I_1	Vstup	—	Požadavek na zápis z kanálu zápisu 1
AWADDR_I_1	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 1
AWREADY_O_1	Výstup	—	Potvrzení arbitra pro zápis požadavku z kanálu zápisu 1
BUSER_O_1	Výstup	—	Dokončení zápisu pro zápis kanálu 1
AWSIZE_I_2	Vstup	8 bitů	Velikost shluku zápisu pro kanál zápisu 2
WDATA_I_2	Vstup	[AXI_DATA_WIDTH-1:0]	Vstup video dat pro zápis kanálu 2
WVALID_I_2	Vstup	—	Zápis dat platných pro zápis kanálu 2
AWVALID_I_2	Vstup	—	Požadavek na zápis z kanálu zápisu 2
AWADDR_I_2	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 2
AWREADY_O_2	Výstup	—	Potvrzení arbitra pro zápis požadavku z kanálu zápisu 2
BUSER_O_2	Výstup	—	Dokončení zápisu pro zápis kanálu 2
AWSIZE_I_3	Vstup	8 bitů	Velikost shluku zápisu pro kanál zápisu 3
WDATA_I_3	Vstup	[AXI_DATA_WIDTH-1:0]	Vstup video dat pro zápis kanálu 3
WVALID_I_3	Vstup	—	Zápis dat platných pro zápis kanálu 3
AWVALID_I_3	Vstup	—	Požadavek na zápis z kanálu zápisu 3
AWADDR_I_3	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 3
AWREADY_O_3	Výstup	—	Potvrzení arbitra pro zápis požadavku z kanálu zápisu 3
BUSER_O_3	Výstup	—	Dokončení zápisu pro zápis kanálu 3
AWSIZE_I_4	Vstup	8 bitů	Velikost shluku zápisu pro kanál zápisu 4

………..pokračování
Signál Jméno	Směr	Šířka	Popis
WDATA_I_4	Vstup	[AXI_DATA_WIDTH-1:0]	Vstup video dat pro zápis kanálu 4
WVALID_I_4	Vstup	—	Zápis dat platných pro zápis kanálu 4
AWVALID_I_4	Vstup	—	Požadavek na zápis z kanálu zápisu 4
AWADDR_I_4	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 4
AWREADY_O_4	Výstup	—	Potvrzení arbitra pro zápis požadavku z kanálu zápisu 4
BUSER_O_4	Výstup	—	Dokončení zápisu pro zápis kanálu 4
AWSIZE_I_5	Vstup	8 bitů	Velikost shluku zápisu pro kanál zápisu 5
WDATA_I_5	Vstup	[AXI_DATA_WIDTH-1:0]	Vstup video dat pro zápis kanálu 5
WVALID_I_5	Vstup	—	Zápis dat platných pro zápis kanálu 5
AWVALID_I_5	Vstup	—	Požadavek na zápis z kanálu zápisu 5
AWADDR_I_5	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 5
AWREADY_O_5	Výstup	—	Potvrzení arbitra pro zápis požadavku z kanálu zápisu 5
BUSER_O_5	Výstup	—	Dokončení zápisu pro zápis kanálu 5
AWSIZE_I_6	Vstup	8 bitů	Velikost shluku zápisu pro kanál zápisu 6
WDATA_I_6	Vstup	[AXI_DATA_WIDTH-1:0]	Vstup video dat pro zápis kanálu 6
WVALID_I_6	Vstup	—	Zápis dat platných pro zápis kanálu 6
AWVALID_I_6	Vstup	—	Požadavek na zápis z kanálu zápisu 6
AWADDR_I_6	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 6
AWREADY_O_6	Výstup	—	Potvrzení arbitra pro zápis požadavku z kanálu zápisu 6
BUSER_O_6	Výstup	—	Dokončení zápisu pro zápis kanálu 6
AWSIZE_I_7	Vstup	8 bitů	Velikost série zápisu z kanálu zápisu 7
WDATA_I_7	Vstup	[AXI_DATA_WIDTH-1:0]	Vstup video dat pro zápis kanálu 7
WVALID_I_7	Vstup	—	Zápis dat platných pro zápis kanálu 7
AWVALID_I_7	Vstup	—	Napište požadavek z kanálu zápisu 7
AWADDR_I_7	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou musí proběhnout zápis z kanálu zápisu 7
AWREADY_O_7	Výstup	—	Potvrzení arbitra pro zápis požadavku z kanálu zápisu 7
BUSER_O_7	Výstup	—	Dokončení zápisu pro zápis kanálu 7

V následující tabulce jsou uvedeny vstupy a výstupní porty DDR AXI4 Arbiter pro nativní rozhraní.
Tabulka 2-3. Vstupní a výstupní porty pro nativní rozhraní arbitra

Signál Jméno	Směr	Šířka	Popis
reset_i	Vstup	—	Aktivní nízký asynchronní resetovací signál podle návrhu
sys_clk_i	Vstup	—	Systémové hodiny
ddr_ctrl_ready_i	Vstup	—	Přijímá vstupní signál připravenosti z ovladače DDR
r0_req_i	Vstup	—	Žádost o čtení od iniciátora 0
r0_burst_size_i	Vstup	8 bitů	Přečíst velikost dávky
r0_rstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 0
r0_ack_o	Výstup	—	Potvrzení arbitra pro přečtení požadavku od iniciátora 0

………..pokračování
Signál Jméno	Směr	Šířka	Popis
r0_data_valid_o	Výstup	—	Čtená data platná z čteného kanálu 0
r0_done_o	Výstup	—	Dokončení čtení pro iniciátora 0
r1_req_i	Vstup	—	Žádost o čtení od iniciátora 1
r1_burst_size_i	Vstup	8 bitů	Přečíst velikost dávky
r1_rstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 1
r1_ack_o	Výstup	—	Potvrzení arbitra pro přečtení požadavku od iniciátora 1
r1_data_valid_o	Výstup	—	Čtená data platná z čteného kanálu 1
r1_done_o	Výstup	—	Dokončení čtení pro iniciátora 1
r2_req_i	Vstup	—	Žádost o čtení od iniciátora 2
r2_burst_size_i	Vstup	8 bitů	Přečíst velikost dávky
r2_rstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 2
r2_ack_o	Výstup	—	Potvrzení arbitra pro přečtení požadavku od iniciátora 2
r2_data_valid_o	Výstup	—	Čtená data platná z čteného kanálu 2
r2_done_o	Výstup	—	Dokončení čtení pro iniciátora 2
r3_req_i	Vstup	—	Žádost o čtení od iniciátora 3
r3_burst_size_i	Vstup	8 bitů	Přečíst velikost dávky
r3_rstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 3
r3_ack_o	Výstup	—	Potvrzení arbitra pro přečtení požadavku od iniciátora 3
r3_data_valid_o	Výstup	—	Čtená data platná z čteného kanálu 3
r3_done_o	Výstup	—	Dokončení čtení pro iniciátora 3
r4_req_i	Vstup	—	Žádost o čtení od iniciátora 4
r4_burst_size_i	Vstup	8 bitů	Přečíst velikost dávky
r4_rstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 4
r4_ack_o	Výstup	—	Potvrzení arbitra pro přečtení požadavku od iniciátora 4
r4_data_valid_o	Výstup	—	Čtená data platná z čteného kanálu 4
r4_done_o	Výstup	—	Dokončení čtení pro iniciátora 4
r5_req_i	Vstup	—	Žádost o čtení od iniciátora 5
r5_burst_size_i	Vstup	8 bitů	Přečíst velikost dávky
r5_rstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 5
r5_ack_o	Výstup	—	Potvrzení arbitra pro přečtení požadavku od iniciátora 5
r5_data_valid_o	Výstup	—	Čtená data platná z čteného kanálu 5
r5_done_o	Výstup	—	Dokončení čtení pro iniciátora 5
r6_req_i	Vstup	—	Žádost o čtení od iniciátora 6
r6_burst_size_i	Vstup	8 bitů	Přečíst velikost dávky
r6_rstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 6
r6_ack_o	Výstup	—	Potvrzení arbitra pro přečtení požadavku od iniciátora 6
r6_data_valid_o	Výstup	—	Čtená data platná z čteného kanálu 6
r6_done_o	Výstup	—	Dokončení čtení pro iniciátora 6
r7_req_i	Vstup	—	Žádost o čtení od iniciátora 7
r7_burst_size_i	Vstup	8 bitů	Přečíst velikost dávky

………..pokračování
Signál Jméno	Směr	Šířka	Popis
r7_rstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, odkud musí být zahájeno čtení pro kanál čtení 7
r7_ack_o	Výstup	—	Potvrzení arbitra pro přečtení požadavku od iniciátora 7
r7_data_valid_o	Výstup	—	Čtená data platná z čteného kanálu 7
r7_done_o	Výstup	—	Dokončení čtení pro iniciátora 7
rdata_o	Výstup	[AXI_DATA_WIDTH – 1:0]	Výstup video dat z čteného kanálu
w0_burst_size_i	Vstup	8 bitů	Napište velikost dávky
w0_data_i	Vstup	[AXI_DATA_WIDTH – 1:0]	Vstup video dat pro zápis kanálu 0
w0_data_valid_i	Vstup	—	Zápis dat platných pro zápis kanálu 0
w0_req_i	Vstup	—	Napište požadavek od iniciátora 0
w0_wstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 0
w0_ack_o	Výstup	—	Potvrzení arbitra k zapsání požadavku od iniciátora 0
w0_done_o	Výstup	—	Zapište dokončení do iniciátoru 0
w1_burst_size_i	Vstup	8 bitů	Napište velikost dávky
w1_data_i	Vstup	[AXI_DATA_WIDTH – 1:0]	Vstup video dat pro zápis kanálu 1
w1_data_valid_i	Vstup	—	Zápis dat platných pro zápis kanálu 1
w1_req_i	Vstup	—	Napište požadavek od iniciátora 1
w1_wstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 1
w1_ack_o	Výstup	—	Potvrzení arbitra k zapsání požadavku od iniciátora 1
w1_done_o	Výstup	—	Zapište dokončení do iniciátoru 1
w2_burst_size_i	Vstup	8 bitů	Napište velikost dávky
w2_data_i	Vstup	[AXI_DATA_WIDTH – 1:0]	Vstup video dat pro zápis kanálu 2
w2_data_valid_i	Vstup	—	Zápis dat platných pro zápis kanálu 2
w2_req_i	Vstup	—	Napište požadavek od iniciátora 2
w2_wstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 2
w2_ack_o	Výstup	—	Potvrzení arbitra k zapsání požadavku od iniciátora 2
w2_done_o	Výstup	—	Zapište dokončení do iniciátoru 2
w3_burst_size_i	Vstup	8 bitů	Napište velikost dávky
w3_data_i	Vstup	[AXI_DATA_WIDTH – 1:0]	Vstup video dat pro zápis kanálu 3
w3_data_valid_i	Vstup	—	Zápis dat platných pro zápis kanálu 3
w3_req_i	Vstup	—	Napište požadavek od iniciátora 3
w3_wstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 3
w3_ack_o	Výstup	—	Potvrzení arbitra k zapsání požadavku od iniciátora 3
w3_done_o	Výstup	—	Zapište dokončení do iniciátoru 3
w4_burst_size_i	Vstup	8 bitů	Napište velikost dávky
w4_data_i	Vstup	[AXI_DATA_WIDTH – 1:0]	Vstup video dat pro zápis kanálu 4
w4_data_valid_i	Vstup	—	Zápis dat platných pro zápis kanálu 4
w4_req_i	Vstup	—	Napište požadavek od iniciátora 4
w4_wstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou musí proběhnout zápis z kanálu zápisu 4

………..pokračování
Signál Jméno	Směr	Šířka	Popis
w4_ack_o	Výstup	—	Potvrzení arbitra k zapsání požadavku od iniciátora 4
w4_done_o	Výstup	—	Zapište dokončení do iniciátoru 4
w5_burst_size_i	Vstup	8 bitů	Napište velikost dávky
w5_data_i	Vstup	[AXI_DATA_WIDTH – 1:0]	Vstup video dat pro zápis kanálu 5
w5_data_valid_i	Vstup	—	Zápis dat platných pro zápis kanálu 5
w5_req_i	Vstup	—	Napište požadavek od iniciátora 5
w5_wstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 5
w5_ack_o	Výstup	—	Potvrzení arbitra k zapsání požadavku od iniciátora 5
w5_done_o	Výstup	—	Zapište dokončení do iniciátoru 5
w6_burst_size_i	Vstup	8 bitů	Napište velikost dávky
w6_data_i	Vstup	[AXI_DATA_WIDTH – 1:0]	Vstup video dat pro zápis kanálu 6
w6_data_valid_i	Vstup	—	Zápis dat platných pro zápis kanálu 6
w6_req_i	Vstup	—	Napište požadavek od iniciátora 6
w6_wstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 6
w6_ack_o	Výstup	—	Potvrzení arbitra k zapsání požadavku od iniciátora 6
w6_done_o	Výstup	—	Zapište dokončení do iniciátoru 6
w7_burst_size_i	Vstup	8 bitů	Napište velikost dávky
w7_data_i	Vstup	[AXI_DATA_WIDTH – 1:0]	Vstup video dat pro zápis kanálu 7
w7_data_valid_i	Vstup	—	Zápis dat platných pro zápis kanálu 7
w7_req_i	Vstup	—	Napište požadavek od iniciátora 7
w7_wstart_addr_i	Vstup	[AXI_ADDR_WIDTH – 1:0]	Adresa DDR, na kterou má proběhnout zápis z kanálu zápisu 7
w7_ack_o	Výstup	—	Potvrzení arbitra k zapsání požadavku od iniciátora 7
w7_done_o	Výstup	—	Zapište dokončení do iniciátoru 7
Signály AXI I/F
Přečtěte si kanál adresy
vyprahlá_o	Výstup	[AXI_ID_WIDTH – 1:0]	Číst ID adresy. Identifikace tag pro čtenou adresní skupinu signálů.
araddr_o	Výstup	[AXI_ADDR_WIDTH – 1:0]	Přečtěte si adresu. Poskytuje počáteční adresu transakce čtení burst. Je uvedena pouze počáteční adresa shluku.
arlen_o	Výstup	[7:0]	Délka prasknutí. Poskytuje přesný počet převodů v dávce. Tato informace určuje počet datových přenosů spojených s adresou.
arsize_o	Výstup	[2:0]	Velikost prasknutí. Velikost každého přenosu v dávce.
arburst_o	Výstup	[1:0]	Typ burst. Ve spojení s informacemi o velikosti podrobně popisuje, jak se počítá adresa pro každý přenos v rámci dávky. Opraveno na 2'b01 à Shluk přírůstkových adres.
arlock_o	Výstup	[1:0]	Typ zámku. Poskytuje další informace o atomových charakteristikách přenosu. Opraveno na 2'b00 à Normální přístup.

………..pokračování
Signál Jméno	Směr	Šířka	Popis
arcache_o	Výstup	[3:0]	Typ mezipaměti. Poskytuje další informace o vlastnostech přenosu, které lze uložit do mezipaměti. Opraveno na 4'b0000 à Bez mezipaměti a bez vyrovnávací paměti.
arprot_o	Výstup	[2:0]	Typ ochrany. Poskytuje informace o jednotce ochrany pro transakci. Opraveno na 3'b000 à Normální, zabezpečený přístup k datům.
arvalid_o	Výstup	—	Čtená adresa platná. Když je VYSOKÁ, přečtená adresa a řídicí informace jsou platné a zůstávají vysoké, dokud signál potvrzení adresy, již není, vysoký. 1 = Adresa a řídicí informace platné 0 = Adresa a řídicí informace nejsou platné
ready_o	Vstup	—	Čtení adresy připraveno. Cíl je připraven přijmout adresu a související řídicí signály. 1 = cíl připraven 0 = cíl není připraven
Číst datový kanál
zbavit	Vstup	[AXI_ID_WIDTH – 1:0]	Přečtěte si ID tag. ID tag čtené datové skupiny signálů. Rid value je generována cílem a musí odpovídat arid hodnotě čtené transakce, na kterou odpovídá.
rdata	Vstup	[AXI_DATA_WIDTH – 1:0]	Číst data
rresp	Vstup	[1:0]	Přečtěte si odpověď. Stav přenosu čtení. Přípustné odpovědi jsou OKAY, EXOKAY, SLVERR a DECERR.
rlast	Vstup	—	Čtěte naposledy. Poslední přenos v sérii čtení.
rvalid	Vstup	—	Číst platné. Požadovaná data pro čtení jsou k dispozici a přenos čtení může být dokončen. 1 = dostupná čtená data 0 = čtená data nejsou k dispozici
již	Výstup	—	Čtení připraveno. Iniciátor může přijmout načtená data a informace o odpovědi. 1= iniciátor připraven 0 = iniciátor není připraven
Zápis adresního kanálu
awid	Výstup	[AXI_ID_WIDTH – 1:0]	Napište ID adresy. Identifikace tag pro skupinu adres pro zápis signálů.
awaddr	Výstup	[AXI_ADDR_WIDTH – 1:0]	Napište adresu. Poskytuje adresu prvního přenosu v transakci shlukového zápisu. Přidružené řídicí signály se používají k určení adres zbývajících přenosů ve shluku.
awlen	Výstup	[7:0]	Délka prasknutí. Poskytuje přesný počet převodů v dávce. Tato informace určuje počet datových přenosů spojených s adresou.
awsize	Výstup	[2:0]	Velikost prasknutí. Velikost každého přenosu v dávce. Záblesky bajtových pruhů přesně označují, které bajtové pruhy se mají aktualizovat.
awburst	Výstup	[1:0]	Typ burst. Ve spojení s informacemi o velikosti podrobně popisuje, jak se počítá adresa pro každý přenos v rámci dávky. Opraveno na 2'b01 à Shluk přírůstkových adres.

………..pokračování
Signál Jméno	Směr	Šířka	Popis
awlock	Výstup	[1:0]	Typ zámku. Poskytuje další informace o atomových charakteristikách přenosu. Opraveno na 2'b00 à Normální přístup.
awcache	Výstup	[3:0]	Typ mezipaměti. Označuje atributy transakce, které lze uložit do vyrovnávací paměti, uložit do mezipaměti, procházet, zpětně zapisovat a alokovat. Opraveno na 4'b0000 à Bez mezipaměti a bez vyrovnávací paměti.
trapný	Výstup	[2:0]	Typ ochrany. Označuje normální, privilegovanou nebo zabezpečenou úroveň ochrany transakce a zda je transakce přístupem k datům nebo přístupem s pokyny. Opraveno na 3'b000 à Normální, zabezpečený přístup k datům.
awvalid	Výstup	—	Napište platnou adresu. Označuje, že jsou k dispozici platné adresy pro zápis a řídicí informace. 1 = dostupná adresa a řídicí informace 0 = adresa a řídicí informace nejsou k dispozici. Adresa a řídicí informace zůstávají stabilní, dokud signál potvrzení adresy, připravený, nepřejde na VYSOKÝ.
připraveni	Vstup	—	Napište adresu připravenou. Označuje, že cíl je připraven přijmout adresu a související řídicí signály. 1 = cíl připraven 0 = cíl není připraven
Zápis datového kanálu
wdata	Výstup	[AXI_DATA_WIDTH – 1:0]	Zápis dat
wstrb	Výstup	[AXI_DATA_WIDTH – 8:0]	Napište stroboskopy. Tento signál označuje, které bajtové pruhy se mají v paměti aktualizovat. Na každých osm bitů zápisové datové sběrnice je jeden záblesk zápisu.
wlast	Výstup	—	Pište jako poslední. Poslední přenos v sérii zápisu.
wvalid	Výstup	—	Zápis platný. K dispozici jsou platná data pro zápis a záblesky. 1 = k dispozici zápis dat a zábleskové signály 0 = zápis dat a záblesky nejsou k dispozici
připravený	Vstup	—	Napište připraveno. Cíl může přijímat data zápisu. 1 = cíl připraven 0 = cíl není připraven
Napište kanál odpovědí
nabídka	Vstup	[AXI_ID_WIDTH – 1:0]	ID odpovědi. Identifikace tag odpovědi na psaní. Hodnota nabídky se musí shodovat s hodnotou awid transakce zápisu, na kterou cíl odpovídá.
bresp	Vstup	[1:0]	Napište odpověď. Stav transakce zápisu. Povolené reakce jsou OKAY, EXOKAY, SLVERR a DECERR.
bvalid	Vstup	—	Napište odpověď platná. K dispozici je platná odpověď na zápis. 1 = odpověď na zápis je k dispozici 0 = odpověď na zápis není k dispozici
chlebový	Výstup	—	Odpověď připravena. Iniciátor může přijmout informace o odpovědi. 1 = iniciátor připraven 0 = iniciátor není připraven

Časové diagramy (Zeptejte se)
Tato část pojednává o časových diagramech DDR_AXI4_Arbiter. Následující obrázky ukazují připojení vstupů požadavku čtení a zápisu, počáteční adresu paměti, vstupy zápisu z externího iniciátoru, potvrzení čtení nebo zápisu a vstupy dokončení čtení nebo zápisu dané arbitrem.
Obrázek 3-1. Diagram časování pro signály používané při zápisu/čtení prostřednictvím rozhraní AXI4

Testbench (Zeptejte se)
K ověření a testování DDR_AXI4_Arbiter se používá jednotný testbench nazývaný jako uživatelský testbench. Testbench slouží ke kontrole funkčnosti DDR_AXI4_Arbiter IP. Tento testbench funguje pouze pro dva čtecí kanály a dva zapisovací kanály s konfigurací sběrnicového rozhraní.
 Simulace (Zeptejte se)
Následující kroky popisují, jak simulovat jádro pomocí testbench:

1. Otevřete kartu Katalog Libero® SoC, rozbalte položku Řešení-Video, dvakrát klikněte na DDR_AXI4_Arbiter a poté klikněte na OK. Dokumentace související s IP adresou je uvedena v části Dokumentace. Důležité: Pokud kartu Katalog nevidíte, přejděte na View > nabídku Windows a kliknutím na Katalog ji zviditelníte.

Obrázek 4-1. DDR_AXI4_Arbiter IP Core v katalogu Libero SoC

Zobrazí se okno Vytvořit komponentu, jak je znázorněno níže. Klepněte na tlačítko OK. Ujistěte se, že název je DDR_AXI4_ARBITER_PF_C0.
Obrázek 4-2. Vytvořit komponentu

Nakonfigurujte IP pro 2 čtecí kanály, 2 zapisovací kanály a vyberte Bus Interface, jak je znázorněno na následujícím obrázku, a kliknutím na OK vygenerujte IP.
Obrázek 4-3. Konfigurace

Na kartě Hierarchie stimulů vyberte testovací plochu (DDR_AXI4_ARBITER_PF_tb.v), klikněte pravým tlačítkem a poté klikněte na Simulovat návrh před syntézou > Otevřít interaktivně.
Důležité: Pokud nevidíte kartu Hierarchie stimulů, přejděte na View > nabídku Windows a kliknutím na Hierarchii stimulů ji zviditelníte.
Obrázek 4-4. Simulace návrhu předsyntézyModelSim se otevře pomocí testovací plochy file, jak je znázorněno na následujícím obrázku.
Obrázek 4-5. Okno simulace ModelSim

Důležité: Pokud je simulace přerušena z důvodu limitu doby běhu uvedeného v souboru .do file, použijte k dokončení simulace příkaz run -all.
Historie revizí (Zeptejte se)
Historie revizí popisuje změny, které byly v dokumentu implementovány. Změny jsou uvedeny podle revizí, počínaje nejnovější publikací.
Tabulka 5-1. Historie revizí

Revize	Datum	Popis
A	04/2023	Níže je uveden seznam změn v revizi A dokumentu: • Migroval dokument do šablony Microchip. • Aktualizováno číslo dokumentu na DS00004976A z 50200950. • Přidáno 4. Testbench.
2.0	—	Níže je uveden seznam změn v revizi 2.0 dokumentu: • Přidáno Obrázek 1-2. • Přidáno Tabulka 2-2. • Aktualizovány názvy některých názvů vstupních a výstupních signálů v Tabulka 2-2.
1.0	—	Počáteční vydání.

Podpora Microchip FPGA (Zeptejte se)
Skupina produktů Microchip FPGA podporuje své produkty různými podpůrnými službami, včetně zákaznických služeb, zákaznického centra technické podpory, a webmísto a celosvětové prodejní kanceláře. Zákazníkům se doporučuje, aby před kontaktováním podpory navštívili online zdroje Microchip, protože je velmi pravděpodobné, že jejich dotazy již byly zodpovězeny. Kontaktujte centrum technické podpory prostřednictvím webna adrese www.microchip.com/support. Uveďte číslo dílu FPGA zařízení, vyberte příslušnou kategorii pouzdra a nahrajte design files při vytváření případu technické podpory. Obraťte se na zákaznický servis pro netechnickou podporu produktu, jako je cena produktu, aktualizace produktu, aktualizované informace, stav objednávky a autorizace.

• Ze Severní Ameriky volejte 800.262.1060
• Ze zbytku světa volejte 650.318.4460
• Fax odkudkoli na světě, 650.318.8044 XNUMX XNUMX

Informace o mikročipu (Zeptejte se)

Mikročip Webweb (Zeptejte se)
Microchip poskytuje online podporu prostřednictvím našeho webmísto na www.microchip.com/. Tento webmísto se používá k výrobě files a informace snadno dostupné zákazníkům. Některý dostupný obsah zahrnuje:

• Podpora produktu – Datové listy a errata, aplikační poznámky a sampprogramy, zdroje návrhů, uživatelské příručky a dokumenty podpory hardwaru, nejnovější verze softwaru a archivovaný software
• Obecná technická podpora – Často kladené otázky (FAQ), požadavky na technickou podporu, online diskusní skupiny, seznam členů programu designových partnerů Microchip
• Obchod s mikročipem – Průvodce pro výběr produktů a objednávky, nejnovější tiskové zprávy Microchip, seznam seminářů a akcí, seznamy prodejních kanceláří Microchip, distributorů a zástupců továren

Služba upozornění na změnu produktu (položit otázku)
Služba oznamování změn produktů společnosti Microchip pomáhá zákazníkům udržovat aktuální informace o produktech společnosti Microchip. Předplatitelé obdrží e-mailová upozornění, kdykoli dojde ke změnám, aktualizacím, revizím nebo chybám souvisejícím s konkrétní produktovou řadou nebo vývojovým nástrojem, který je zajímá. Chcete-li se zaregistrovat, přejděte na www.microchip.com/pcn a postupujte podle pokynů k registraci.
Zákaznická podpora (Zeptejte se)
Uživatelé produktů Microchip mohou získat pomoc prostřednictvím několika kanálů:

• Distributor nebo zástupce
• Místní prodejní kancelář
• Embedded Solutions Engineer (ESE)
• Technická podpora

Zákazníci by měli kontaktovat svého distributora, zástupce nebo ESE s žádostí o podporu. Zákazníkům jsou k dispozici také místní prodejní kanceláře. Seznam prodejních kanceláří a míst je součástí tohoto dokumentu. Technická podpora je k dispozici prostřednictvím webmísto na: www.microchip.com/support.
Microchip navrhuje funkci ochrany kódu (Zeptejte se)
Všimněte si následujících podrobností o funkci ochrany kódu na produktech Microchip:

• Produkty Microchip splňují specifikace obsažené v jejich konkrétním datovém listu Microchip.
• Společnost Microchip věří, že její řada produktů je bezpečná, pokud se používají zamýšleným způsobem, v rámci provozních specifikací a za normálních podmínek.
• Microchip si cení a agresivně chrání svá práva duševního vlastnictví. Pokusy o porušení funkcí ochrany kódu produktu Microchip jsou přísně zakázány a mohou porušovat zákon DigitalMillennium Copyright Act.
• Společnost Microchip ani žádný jiný výrobce polovodičů nemůže zaručit bezpečnost svého kódu. Ochrana kódem neznamená, že garantujeme, že produkt je „nerozbitný“. Ochrana kódu se neustále vyvíjí. Společnost Microchip se zavázala neustále zlepšovat funkce ochrany kódu našich produktů.

Právní upozornění (položit otázku)
Tato publikace a zde uvedené informace mohou být použity pouze s produkty Microchip, včetně návrhu, testování a integrace produktů Microchip s vaší aplikací. Použití těchto informací jakýmkoli jiným způsobem porušuje tyto podmínky. Informace týkající se aplikací zařízení jsou poskytovány pouze pro vaše pohodlí a mohou být nahrazeny aktualizacemi. Je vaší odpovědností zajistit, aby vaše aplikace splňovala vaše specifikace. Obraťte se na místní obchodní zastoupení Microchip pro další podporu nebo získejte další podporu na www.microchip.com/en-us/support/design-help/ služby klientské podpory. TYTO INFORMACE POSKYTUJE SPOLEČNOST MICROCHIP „TAK JAK JSOU“. MICROCHIP NEPOSKYTUJE ŽÁDNÁ PROHLÁŠENÍ ANI ZÁRUKY JAKÉHOKOLI DRUHU, AŤ UŽ VÝSLOVNÉ ČI PŘEDPOKLÁDANÉ, PÍSEMNÉ NEBO ÚSTNÍ, ZÁKONNÉ NEBO JINÉ, TÝKAJÍCÍ SE INFORMACÍ VČETNĚ, ALE NE OMEZENÍ, JAKÝCHKOLI PŘEDPOKLÁDANÝCH ZÁRUK, ZÁRUK NEPORUŠENÍ TNCH OBCHODU KONKRÉTNÍ ÚČEL NEBO ZÁRUKY VZTAHUJÍCÍ SE K JEHO STAVU, KVALITĚ NEBO VÝKONU. V ŽÁDNÉM PŘÍPADĚ NEBUDE MICROCHIP ODPOVĚDNÁ ZA JAKÉKOLI NEPŘÍMÉ, ZVLÁŠTNÍ, TRESTNÉ, NÁHODNÉ NEBO NÁSLEDNÉ ZTRÁTY, ŠKODY, NÁKLADY NEBO NÁKLADY JAKÉHOKOLI DRUHU, JAKKOLIV SOUVISEJÍCÍ S INFORMACEMI NEBO JEJICH POUŽITÍM, NICMÉNĚ JAK BY BYLO UVEDENO ZPŮSOBENÍ THE MOŽNOST NEBO ŠKODY PŘEDVÍDAJÍCÍ? CELKOVÁ ODPOVĚDNOST SPOLEČNOSTI MICROCHIP ZA VŠECHNY NÁROKY SOUVISEJÍCÍ S INFORMACÍ NEBO JEJICH POUŽITÍM NEPŘEKRAČUJE V NEJVYŠŠÍM ROZSAHU POVOLENÉM ZÁKONEM CELKOVÁ ODPOVĚDNOST SPOLEČNOSTI MICROCHIP ZA VŠECHNY NÁROKY SOUVISEJÍCÍ S INFORMACEMI NEBO JEJICH POUŽITÍM NEPŘEKRAČUJE POČET POPLATKŮ, KTERÉ JSOU PŘÍPADNÉ, KTERÉ JSTE ZA INFORMACE ZAPLATILI PŘÍMO SPOLEČNOSTI MICROCHIP. Použití zařízení Microchip v aplikacích na podporu života a/nebo v bezpečnostních aplikacích je zcela na riziko kupujícího a kupující souhlasí s tím, že bude Microchip bránit, odškodnit a chránit před všemi škodami, nároky, žalobami nebo výdaji vyplývajícími z takového použití. Žádné licence nejsou poskytovány, implicitně ani jinak, v rámci jakýchkoli práv duševního vlastnictví společnosti Microchip, pokud není uvedeno jinak.
Ochranné známky (Zeptejte se)
Název a logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, logo SST, SuperFlash, Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron a XMEGA jsou registrované ochranné známky společnosti Microchip Technology Incorporated v USA a dalších zemích. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime a ZL jsou registrované ochranné známky společnosti Microchip Technology Incorporated v USA. Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming. ICSP, INICnet, inteligentní paralelní zapojení, IntelliMOS, mezičipové propojení, blokování jitteru, knob-on-display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, RTAX , RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect a ZENA jsou ochranné známky společnosti Microchip Technology Incorporated v USA a dalších zemích. SQTP je servisní ochranná známka společnosti Microchip Technology Incorporated v USA. Logo Adaptec, Frequency on Demand, Silicon Storage Technology a Symmcom jsou registrované ochranné známky společnosti Microchip Technology Inc. v jiných zemích. GestIC je registrovaná ochranná známka společnosti Microchip Technology Germany II GmbH & Co. KG, dceřiné společnosti Microchip Technology Inc., v jiných zemích. Všechny ostatní zde uvedené ochranné známky jsou majetkem příslušných společností. © 2023, Microchip Technology Incorporated a její dceřiné společnosti. Všechna práva vyhrazena.
ISBN: 978-1-6683-2302-1 Systém managementu kvality (Zeptejte se) Informace týkající se systémů managementu kvality společnosti Microchip naleznete na www.microchip.com/quality.

Celosvětový prodej a servis

AMERIKY	ASIE/PACIFIK	ASIE/PACIFIK	EVROPA
Firemní Kancelář 2355 West Chandler Blvd. Chandler, AZ 85224-6199 tel: 480-792-7200 Fax: 480-792-7277 Technická podpora: www.microchip.com/support Web Adresa: www.microchip.com Atlanta Duluth, GA tel: 678-957-9614 Fax: 678-957-1455 Austin, TX tel: 512-257-3370 Boston Westborough, MA Tel: 774-760-0087 Fax: 774-760-0088 Chicago Itasca, IL tel: 630-285-0071 Fax: 630-285-0075 Dallas Addison, TX tel: 972-818-7423 Fax: 972-818-2924 Detroit Novi, MI tel: 248-848-4000 Houston, TX tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Fax: 317-773-5453 tel: 317-536-2380 Los Angeles Mission Viejo, CA Tel: 949-462-9523 Fax: 949-462-9608 tel: 951-273-7800 Raleigh, NC tel: 919-844-7510 New York, NY tel: 631-435-6000 San Jose, CA tel: 408-735-9110 tel: 408-436-4270 Kanada – Toronto tel: 905-695-1980 Fax: 905-695-2078	Austrálie – Sydney Tel: 61-2-9868-6733 Čína – Peking Tel: 86-10-8569-7000 Čína – Čcheng-tu Tel: 86-28-8665-5511 Čína – Chongqing Tel: 86-23-8980-9588 Čína – Dongguan Tel: 86-769-8702-9880 Čína – Guangzhou Tel: 86-20-8755-8029 Čína – Chang-čou Tel: 86-571-8792-8115 Čína – SAR Hong Kong Tel: 852-2943-5100 Čína – Nanjing Tel: 86-25-8473-2460 Čína – Čching-tao Tel: 86-532-8502-7355 Čína – Šanghaj Tel: 86-21-3326-8000 Čína – Shenyang Tel: 86-24-2334-2829 Čína – Shenzhen Tel: 86-755-8864-2200 Čína – Suzhou Tel: 86-186-6233-1526 Čína – Wuhan Tel: 86-27-5980-5300 Čína – Xian Tel: 86-29-8833-7252 Čína – Xiamen Tel: 86-592-2388138 Čína – Zhuhai Tel: 86-756-3210040	Indie – Bangalore Tel: 91-80-3090-4444 Indie – Nové Dillí Tel: 91-11-4160-8631 Indie - Pune Tel: 91-20-4121-0141 Japonsko – Ósaka Tel: 81-6-6152-7160 Japonsko – Tokio Tel: 81-3-6880- 3770 Korea – Daegu Tel: 82-53-744-4301 Korea – Soul Tel: 82-2-554-7200 Malajsie - Kuala Lumpur Tel: 60-3-7651-7906 Malajsie – Penang Tel: 60-4-227-8870 Filipíny – Manila Tel: 63-2-634-9065 Singapur Tel: 65-6334-8870 Tchaj-wan – Hsin Chu Tel: 886-3-577-8366 Tchaj-wan – Kaohsiung Tel: 886-7-213-7830 Tchaj-wan – Tchaj-pej Tel: 886-2-2508-8600 Thajsko – Bangkok Tel: 66-2-694-1351 Vietnam – Ho Či Min Tel: 84-28-5448-2100	Rakousko – Wels Tel: 43-7242-2244-39 Fax: 43-7242-2244-393 Dánsko – Kodaň Tel: 45-4485-5910 Fax: 45-4485-2829 Finsko – Espoo Tel: 358-9-4520-820 Francie – Paříž Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Německo – Garching Tel: 49-8931-9700 Německo – Haan Tel: 49-2129-3766400 Německo – Heilbronn Tel: 49-7131-72400 Německo – Karlsruhe Tel: 49-721-625370 Německo – Mnichov Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Německo – Rosenheim Tel: 49-8031-354-560 Izrael – Ra'anana Tel: 972-9-744-7705 Itálie – Milán Tel: 39-0331-742611 Fax: 39-0331-466781 Itálie – Padova Tel: 39-049-7625286 Nizozemsko – Drunen Tel: 31-416-690399 Fax: 31-416-690340 Norsko – Trondheim Tel: 47-72884388 Polsko – Varšava Tel: 48-22-3325737 Rumunsko – Bukurešť Tel: 40-21-407-87-50 Španělsko - Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Švédsko – Göteborg Tel: 46-31-704-60-40 Švédsko – Stockholm Tel: 46-8-5090-4654 Velká Británie – Wokingham Tel: 44-118-921-5800 Fax: 44-118-921-5820

© 2023 Microchip Technology Inc. a její dceřiné společnosti

Dokumenty / zdroje

MICROCHIP DDR AXI4 Arbiter [pdfUživatelská příručka DDR AXI4 Arbiter, DDR AXI4, Arbiter

Reference

• Uživatelská příručka