MICROCHIP DDR AXI4 Arbitro

Enkonduko: La AXI4-Stream-protokolnormo uzas la terminologion Majstro kaj Sklavo. La ekvivalenta Microchip-terminologio uzita en ĉi tiu dokumento estas Iniciatoro kaj Celo, respektive.
Resumo: La sekva tabelo provizas resumon de la karakterizaĵoj de DDR AXI4 Arbiter.

Karakteriza	Valoro
Kerna Versio	DDR AXI4 Arbiter v2.2
Subtenataj Aparaj Familioj	–
Subtenita Ila Fluo-Licencado	–

Karakterizaĵoj: DDR AXI4 Arbiter havas la jenajn ĉefajn funkciojn:

• IP-kerno devas esti instalita al la IP Katalogo de la programaro Libero SoC.
• La kerno estas agordita, generita kaj instantiigita ene de la ilo SmartDesign por inkluziviĝo en la listo de projekto Libero.

Uzado kaj Efikeco de Aparato:

Detaloj pri Aparato	Familio	Aparato	Rimedoj	Efikeco (MHz)
LUToj DFF RAMoj LSRAM SRAM Math Blocks Chip Globals	PolarFire	MPF300T-1	5411 4202	266

Funkcia Priskribo

Funkcia Priskribo: Ĉi tiu sekcio priskribas la efektivigdetalojn de la DDR_AXI4_Arbiter. La sekva figuro montras la altnivelan pin-out diagramon de la DDR AXI4 Arbitro.

DDR_AXI4_Arbiter-Parametroj kaj Interfacaj Signaloj

Agordaj agordoj:
La agordaj agordoj por DDR_AXI4_Arbiter ne estas specifitaj en ĉi tiu dokumento.

Signaloj de enigo kaj eligo:
La signaloj de enigo kaj eligo por DDR_AXI4_Arbiter ne estas specifitaj en ĉi tiu dokumento.

Tempaj Diagramoj
La tempodiagramoj por DDR_AXI4_Arbiter ne estas specifitaj en ĉi tiu dokumento.

Testbenko

Simulado:
La simuladaj detaloj por DDR_AXI4_Arbiter ne estas specifitaj en ĉi tiu dokumento.
Historio de Revizio
La reviziohistorio por DDR_AXI4_Arbiter ne estas specifita en ĉi tiu dokumento.
Mikroĉipa FPGA Subteno
La Microchip FPGA Subtena informo por DDR_AXI4_Arbiter ne estas specifita en ĉi tiu dokumento.

Produktaj Uzado-Instrukcioj

1. Instalu DDR AXI4 Arbiter v2.2 al la IP Katalogo de la programaro Libero SoC.
2. Agordu, generu kaj kreu la kernon ene de la ilo SmartDesign por inkluziviĝo en la listo de projekto Libero.

Enkonduko (Demandu)

Memoroj estas integra parto de ajna tipa video kaj grafika aplikaĵo. Ili estas uzitaj por bufrado de tutaj videokadroj kiam la loka memoro de la FPGA estas nesufiĉa por teni la tutan kadron. Kiam estas multnombraj legadoj kaj skribaĵoj de videokadroj en DDR, arbitracianto estos postulata por arbitracii inter multoblaj petoj. La DDR AXI4 Arbiter IP disponigas 8 skribkanalojn por skribi kadrobufrojn en eksteran DDR-memoron kaj 8 legajn kanalojn por legi kadrojn de ekstera memoro. La arbitracio estas bazita sur unua alvenita, unua servita bazo. Se du petoj okazas samtempe, la kanalo kun la pli malalta kanalnumero havos prioritaton. La arbitro konektas al la IP-regilo DDR per la interfaco AXI4. La DDR AXI4 Arbiter disponigas AXI4 Initiator-interfacon al la DDR-sur-blataj regiloj. La arbitracianto subtenas ĝis ok skribkanalojn kaj ok legajn kanalojn. La bloko arbitracias inter ok legitaj kanaloj por disponigi aliron al la AXI-lega kanalo laŭ unua alvenita, unuaservita maniero. La bloko arbitracias inter ok skribkanaloj por disponigi aliron al la AXI skribkanalo en unuavenita, unuaservita maniero. Ĉiuj ok leg-kaj-skribaj kanaloj havas egalan prioritaton. La AXI4 Initiator-interfaco de la Arbiter IP povas esti agordita por diversaj datenlarĝoj intervalantaj de 64 bitoj ĝis 512 bitoj.
Grava: La AXI4-Stream-protokola normo uzas la terminologion "Majstro" kaj "Sklavo". La ekvivalenta Microchip-terminologio uzita en ĉi tiu dokumento estas Iniciatoro kaj Celo, respektive.
Resumo (Demandu)
La sekva tabelo provizas resumon de la karakterizaĵoj de DDR AXI4 Arbiter.

Tabelo 1. DDR AXI4-Arbitraraj Karakterizaĵoj

Ĉi tiu dokumento validas por DDR AXI4 Arbiter v2.2.

• PolarFire® SoC
• PolarFire
• RTG4™
• IGLOO® 2
• SmartFusion® 2

Postulas Libero® SoC v12.3 aŭ postajn eldonojn. La IP povas esti uzata en RTL-reĝimo sen ajna permesilo. Por pliaj informoj, vidu DDR_AXI4_Arbiter.

Karakterizaĵoj (Demandu)

DDR AXI4 Arbiter havas la jenajn ĉefajn funkciojn:

• Ok Skribu kanalojn
• Ok Legaj kanaloj
• AXI4-Interfaco al DDR-regilo
• Agordebla AXI4-larĝo: 64, 128, 256, kaj 512 bitoj
• Agordebla Adreslarĝo: 32 ĝis 64 bitoj

Efektivigo de IP Kerno en Libero® Design Suite (Demandu)
IP-kerno devas esti instalita al la IP Katalogo de la programaro Libero SoC. Ĉi tio estas instalita aŭtomate per la funkcio de ĝisdatigo de IP Katalogo en la programaro Libero SoC, aŭ la IP-kerno estas mane elŝutita de la katalogo. Post kiam la IP-kerno estas instalita en la IP Katalogo de la programaro Libero SoC, la kerno estas agordita, generita kaj instantiigita ene de la SmartDesign-ilo por inkludo en la liston de Libero-projekto.
Uzado kaj Efikeco de Aparato (Demandu)
La sekva tabelo listigas la aparatan uzadon uzatan por DDR_AXI4_Arbiter.
Tabelo 2. DDR_AXI4_Arbiter Utiligo

Aparato Detaloj		Rimedoj		Efikeco (MHz)	RAMoj		Matematikaj Blokoj	Blato Tutmondoj
Familio	Aparato	LUToj	DFF		LSRAM	μSRAM
PolarFire® SoC	MPFS250T-1	5411	4202	266	13	1	0	0
PolarFire	MPF300T-1	5411	4202	266	13	1	0	0
SmartFusion® 2	M2S150-1	5546	4309	192	15	1	0	0

Grava:

• La datumoj en la antaŭa tabelo estas kaptitaj per tipaj agordoj de sintezo kaj aranĝo. La IP estas agordita por ok skribkanaloj, ok legaj kanaloj, adreslarĝo de 32 bitoj, kaj datumlarĝo de 512 bitoj agordo.
• Horloĝo estas limigita al 200 MHz dum prizorgado de la tempo-analizo por atingi la spektaklonombrojn.

Funkcia Priskribo (Demandu)
Ĉi tiu sekcio priskribas la efektivigdetalojn de la DDR_AXI4_Arbiter. La sekva figuro montras la altnivelan pin-out diagramon de la DDR AXI4 Arbitro. Figuro 1-1. Supra Nivela Pin-Out Blokdiagramo por Indiĝena Arbitra Interfaco

La sekva figuro montras la sistem-nivelan blokdiagramon de la DDR_AXI4_Arbiter en Busa interfaca reĝimo. Figuro 1-2. Sistem-nivela Blokdiagramo de DDR_AXI4_Arbiter

Legita transakcio estas ekigita per metado de la eniga signalo r(x)_req_i alta sur aparta legita kanalo. La arbitracianto respondas per agnosko kiam ĝi estas preta servi la legitan peton. Tiam ĝi samples la komencan AXI-adreson kaj legas la krevan grandecon kiu estas enigita de la ekstera iniciatinto. La kanalo prilaboras la enigaĵojn kaj generas la postulatajn AXI-transakciojn por legi datumojn de la DDR-memoro. La legita datenproduktaĵo de la arbitracianto estas ofta al ĉiuj legaj kanaloj. Dum legado de datumoj, la legitaj datumoj validaj de la responda kanalo altiĝas. La fino de la legita transakcio estas indikita per legita signalo kiam ĉiuj petitaj bajtoj estas senditaj. Simile al legita transakcio, skriba transakcio estas ekigita metante la enigsignalon w(x)_req_i altan. Kune kun la petosignalo, la skriba komenca adreso kaj la eksplodlongo devas esti disponigitaj dum la peto. Kiam la arbitracianto estas disponebla por servi la skriban peton, ĝi respondas sendante signalon sur la responda kanalo. Tiam la uzanto devas provizi la skribajn datumojn kune kun la datum-valida signalo sur la kanalo. La nombro da horloĝoj la datena valida alta periodo devas kongrui kun la eksplodlongo. La arbitracianto kompletigas la skriban operacion kaj metas la skribfaritan signalon altan indikante la kompletigon de la skribtransakcio.
DDR_AXI4_Arbiter-Parametroj kaj Interfacaj Signaloj (Demandu)
Ĉi tiu sekcio diskutas la parametrojn en la DDR_AXI4_Arbiter GUI-agordilo kaj I/O-signaloj.
2.1 Agordaj Agordoj (Demandu)
La sekva tablo listigas la priskribon de la agordaj parametroj uzataj en la aparatara efektivigo de DDR_AXI4_Arbiter. Ĉi tiuj estas ĝeneralaj parametroj kaj povas esti variitaj laŭ la postulo de la aplikaĵo.

Tabelo 2-1. Parametro de agordo

Signalo Nomo	Priskribo
AXI ID Larĝo	Difinas la larĝon de AXI ID.
AXI Datuma Larĝo	Difinas la datumlarĝon de AXI.
AXI Adresa Larĝo	Difinas la adreslarĝon de AXI
Nombro de Legaj kanaloj	Opcioj por elekti la bezonatan nombron de skribkanaloj el la falmenuo intervalanta de unu kanalo ĝis ok skribkanaloj.
Nombro de Skriba kanaloj	Opcioj por elekti la bezonatan nombron de legaj kanaloj el la falmenuo, kiu iras de unu kanalo ĝis ok legaj kanaloj.
AXI4_SELECTION	Opcioj por elekti inter AXI4_MASTER kaj AXI4_MIRRORED_SLAVE.
Arbitracia Interfaco	Opcio por elekti la busan interfacon.

Signaloj de Enigoj kaj Eligoj (Demandu)
La sekva tabelo listigas la enigojn kaj elirajn havenojn de la interfaco DDR AXI4 Arbiter for Bus.
Tabelo 2-2. Enigo kaj Eligo Havenoj por Arbiter Bus Interface

Signalo Nomo	Direkto	Larĝo	Priskribo
restarigi_i	Enigo	—	Aktiva Malalta nesinkrona rekomencigita signalo por desegni
sys_ckl_i	Enigo	—	Sistemo horloĝo
ddr_ctrl_preta_i	Enigo	—	Ricevas la pretan Enigsignalon de la DDR-regilo
ARVALID_I_0	Enigo	—	Legu peton de lega kanalo 0
ARSIZE_I_0	Enigo	8 bitoj	legu eksplodgrandecon de legita kanalo 0
ARADDR_I_0	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 0
ARREADY_O_0	Eligo	—	Arbitracia agnosko legi peton de legokanalo 0
RVALID_O_0	Eligo	—	Legu datumojn validajn de legita kanalo 0
RDATA_O_0	Eligo	[AXI_DATA_WIDTH-1 : 0]	Legu datumojn de legita kanalo 0
RLAST_O_0	Eligo	—	Legu finon de kadra signalo de legita kanalo 0
BUSER_O_r0	Eligo	—	Legu kompletigon por legi kanalon 0
ARVALID_I_1	Enigo	—	Legu peton de lega kanalo 1
ARSIZE_I_1	Enigo	8 bitoj	Legu la grandecon de eksplodo de legita kanalo 1
ARADDR_I_1	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 1
ARREADY_O_1	Eligo	—	Arbitracia agnosko legi peton de legokanalo 1
RVALID_O_1	Eligo	—	Legu datumojn validajn de legita kanalo 1
RDATA_O_1	Eligo	[AXI_DATA_WIDTH-1 : 0]	Legu datumojn de legita kanalo 1
RLAST_O_1	Eligo	—	Legu finon de kadra signalo de legita kanalo 1
BUSER_O_r1	Eligo	—	Legu kompletigon por legi kanalon 1
ARVALID_I_2	Enigo	—	Legu peton de lega kanalo 2

………..daŭrigis
Signalo Nomo	Direkto	Larĝo	Priskribo
ARSIZE_I_2	Enigo	8 bitoj	Legu la grandecon de eksplodo de legita kanalo 2
ARADDR_I_2	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 2
ARREADY_O_2	Eligo	—	Arbitracia agnosko legi peton de legokanalo 2
RVALID_O_2	Eligo	—	Legu datumojn validajn de legita kanalo 2
RDATA_O_2	Eligo	[AXI_DATA_WIDTH-1 : 0]	Legu datumojn de legita kanalo 2
RLAST_O_2	Eligo	—	Legu finon de kadra signalo de legita kanalo 2
BUSER_O_r2	Eligo	—	Legu kompletigon por legi kanalon 2
ARVALID_I_3	Enigo	—	Legu peton de lega kanalo 3
ARSIZE_I_3	Enigo	8 bitoj	Legu la grandecon de eksplodo de legita kanalo 3
ARADDR_I_3	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 3
ARREADY_O_3	Eligo	—	Arbitracia agnosko legi peton de legokanalo 3
RVALID_O_3	Eligo	—	Legu datumojn validajn de legita kanalo 3
RDATA_O_3	Eligo	[AXI_DATA_WIDTH-1 : 0]	Legu datumojn de legita kanalo 3
RLAST_O_3	Eligo	—	Legu finon de kadra signalo de legita kanalo 3
BUSER_O_r3	Eligo	—	Legu kompletigon por legi kanalon 3
ARVALID_I_4	Enigo	—	Legu peton de lega kanalo 4
ARSIZE_I_4	Enigo	8 bitoj	Legu la grandecon de eksplodo de legita kanalo 4
ARADDR_I_4	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 4
ARREADY_O_4	Eligo	—	Arbitracia agnosko legi peton de legokanalo 4
RVALID_O_4	Eligo	—	Legu datumojn validajn de legita kanalo 4
RDATA_O_4	Eligo	[AXI_DATA_WIDTH-1 : 0]	Legu datumojn de legita kanalo 4
RLAST_O_4	Eligo	—	Legu finon de kadra signalo de legita kanalo 4
BUSER_O_r4	Eligo	—	Legu kompletigon por legi kanalon 4
ARVALID_I_5	Enigo	—	Legu peton de lega kanalo 5
ARSIZE_I_5	Enigo	8 bitoj	Legu la grandecon de eksplodo de legita kanalo 5
ARADDR_I_5	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 5
ARREADY_O_5	Eligo	—	Arbitracia agnosko legi peton de legokanalo 5
RVALID_O_5	Eligo	—	Legu datumojn validajn de legita kanalo 5
RDATA_O_5	Eligo	[AXI_DATA_WIDTH-1 : 0]	Legu datumojn de legita kanalo 5
RLAST_O_5	Eligo	—	Legu finon de kadra signalo de legita kanalo 5
BUSER_O_r5	Eligo	—	Legu kompletigon por legi kanalon 5
ARVALID_I_6	Enigo	—	Legu peton de lega kanalo 6
ARSIZE_I_6	Enigo	8 bitoj	Legu la grandecon de eksplodo de legita kanalo 6
ARADDR_I_6	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 6
ARREADY_O_6	Eligo	—	Arbitracia agnosko legi peton de legokanalo 6
RVALID_O_6	Eligo	—	Legu datumojn validajn de legita kanalo 6
RDATA_O_6	Eligo	[AXI_DATA_WIDTH-1 : 0]	Legu datumojn de legita kanalo 6
RLAST_O_6	Eligo	—	Legu finon de kadra signalo de legita kanalo 6

………..daŭrigis
Signalo Nomo	Direkto	Larĝo	Priskribo
BUSER_O_r6	Eligo	—	Legu kompletigon por legi kanalon 6
ARVALID_I_7	Enigo	—	Legu peton de lega kanalo 7
ARSIZE_I_7	Enigo	8 bitoj	Legu la grandecon de eksplodo de legita kanalo 7
ARADDR_I_7	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 7
ARREADY_O_7	Eligo	—	Arbitracia agnosko legi peton de legokanalo 7
RVALID_O_7	Eligo	—	Legu datumojn validajn de legita kanalo 7
RDATA_O_7	Eligo	[AXI_DATA_WIDTH-1 : 0]	Legu datumojn de legita kanalo 7
RLAST_O_7	Eligo	—	Legu finon de kadra signalo de legita kanalo 7
BUSER_O_r7	Eligo	—	Legu kompletigon por legi kanalon 7
AWSIZE_I_0	Enigo	8 bitoj	Skribu kreva grandeco por skribkanalo 0
WDATA_I_0	Enigo	[AXI_DATA_WIDTH-1:0]	Videodatenoj Enigo por skribi kanalon 0
WVALID_I_0	Enigo	—	Skribu datumoj validajn por skribi kanalon 0
AWVALID_I_0	Enigo	—	Skribu peton de skribkanalo 0
AWADDR_I_0	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 0
AWREADY_O_0	Eligo	—	Arbitracia agnosko por skribi peton de skribkanalo 0
BUSER_O_0	Eligo	—	Skribu kompleton por skribi kanalon 0
AWSIZE_I_1	Enigo	8 bitoj	Skribu kreva grandeco por skribkanalo 1
WDATA_I_1	Enigo	[AXI_DATA_WIDTH-1:0]	Videodatenoj Enigo por skribi kanalon 1
WVALID_I_1	Enigo	—	Skribu datumoj validajn por skribi kanalon 1
AWVALID_I_1	Enigo	—	Skribu peton de skribkanalo 1
AWADDR_I_1	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 1
AWREADY_O_1	Eligo	—	Arbitracia agnosko por skribi peton de skribkanalo 1
BUSER_O_1	Eligo	—	Skribu kompleton por skribi kanalon 1
AWSIZE_I_2	Enigo	8 bitoj	Skribu kreva grandeco por skribkanalo 2
WDATA_I_2	Enigo	[AXI_DATA_WIDTH-1:0]	Videodatenoj Enigo por skribi kanalon 2
WVALID_I_2	Enigo	—	Skribu datumoj validajn por skribi kanalon 2
AWVALID_I_2	Enigo	—	Skribu peton de skribkanalo 2
AWADDR_I_2	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 2
AWREADY_O_2	Eligo	—	Arbitracia agnosko por skribi peton de skribkanalo 2
BUSER_O_2	Eligo	—	Skribu kompleton por skribi kanalon 2
AWSIZE_I_3	Enigo	8 bitoj	Skribu kreva grandeco por skribkanalo 3
WDATA_I_3	Enigo	[AXI_DATA_WIDTH-1:0]	Videodatenoj Enigo por skribi kanalon 3
WVALID_I_3	Enigo	—	Skribu datumoj validajn por skribi kanalon 3
AWVALID_I_3	Enigo	—	Skribu peton de skribkanalo 3
AWADDR_I_3	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 3
AWREADY_O_3	Eligo	—	Arbitracia agnosko por skribi peton de skribkanalo 3
BUSER_O_3	Eligo	—	Skribu kompleton por skribi kanalon 3
AWSIZE_I_4	Enigo	8 bitoj	Skribu kreva grandeco por skribkanalo 4

………..daŭrigis
Signalo Nomo	Direkto	Larĝo	Priskribo
WDATA_I_4	Enigo	[AXI_DATA_WIDTH-1:0]	Videodatenoj Enigo por skribi kanalon 4
WVALID_I_4	Enigo	—	Skribu datumoj validajn por skribi kanalon 4
AWVALID_I_4	Enigo	—	Skribu peton de skribkanalo 4
AWADDR_I_4	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 4
AWREADY_O_4	Eligo	—	Arbitracia agnosko por skribi peton de skribkanalo 4
BUSER_O_4	Eligo	—	Skribu kompleton por skribi kanalon 4
AWSIZE_I_5	Enigo	8 bitoj	Skribu kreva grandeco por skribkanalo 5
WDATA_I_5	Enigo	[AXI_DATA_WIDTH-1:0]	Videodatenoj Enigo por skribi kanalon 5
WVALID_I_5	Enigo	—	Skribu datumoj validajn por skribi kanalon 5
AWVALID_I_5	Enigo	—	Skribu peton de skribkanalo 5
AWADDR_I_5	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 5
AWREADY_O_5	Eligo	—	Arbitracia agnosko por skribi peton de skribkanalo 5
BUSER_O_5	Eligo	—	Skribu kompleton por skribi kanalon 5
AWSIZE_I_6	Enigo	8 bitoj	Skribu kreva grandeco por skribkanalo 6
WDATA_I_6	Enigo	[AXI_DATA_WIDTH-1:0]	Videodatenoj Enigo por skribi kanalon 6
WVALID_I_6	Enigo	—	Skribu datumoj validajn por skribi kanalon 6
AWVALID_I_6	Enigo	—	Skribu peton de skribkanalo 6
AWADDR_I_6	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 6
AWREADY_O_6	Eligo	—	Arbitracia agnosko por skribi peton de skribkanalo 6
BUSER_O_6	Eligo	—	Skribu kompleton por skribi kanalon 6
AWSIZE_I_7	Enigo	8 bitoj	Skribu kreva grandeco de skribkanalo 7
WDATA_I_7	Enigo	[AXI_DATA_WIDTH-1:0]	Videodatenoj Enigo por skribi kanalon 7
WVALID_I_7	Enigo	—	Skribu datumoj validajn por skribi kanalon 7
AWVALID_I_7	Enigo	—	Skribu peton de skribkanalo 7
AWADDR_I_7	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 7
AWREADY_O_7	Eligo	—	Arbitracia agnosko por skribi peton de skribkanalo 7
BUSER_O_7	Eligo	—	Skribu kompleton por skribi kanalon 7

La sekva tabelo listigas la enigojn kaj elirajn havenojn de la DDR AXI4 Arbiter por la indiĝena interfaco.
Tabelo 2-3. Enigo kaj Eligo-Havenoj por Indiĝena Arbitra Interfaco

Signalo Nomo	Direkto	Larĝo	Priskribo
restarigi_i	Enigo	—	Aktiva malalta nesinkrona rekomencigita signalo por desegni
sys_clk_i	Enigo	—	Sistemo horloĝo
ddr_ctrl_preta_i	Enigo	—	Ricevas la pretan enigsignalon de la DDR-regilo
r0_req_i	Enigo	—	Legu peton de iniciatinto 0
r0_burst_size_i	Enigo	8 bitoj	Legu la grandecon de eksplodo
r0_rstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 0
r0_ack_o	Eligo	—	Arbitracia agnosko legi peton de iniciatinto 0

………..daŭrigis
Signalo Nomo	Direkto	Larĝo	Priskribo
r0_data_valid_o	Eligo	—	Legu datumojn validajn de legita kanalo 0
r0_done_o	Eligo	—	Legu kompletigon al iniciatinto 0
r1_req_i	Enigo	—	Legu peton de iniciatinto 1
r1_burst_size_i	Enigo	8 bitoj	Legu la grandecon de eksplodo
r1_rstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 1
r1_ack_o	Eligo	—	Arbitracia agnosko legi peton de iniciatinto 1
r1_data_valid_o	Eligo	—	Legu datumojn validajn de legita kanalo 1
r1_done_o	Eligo	—	Legu kompletigon al iniciatinto 1
r2_req_i	Enigo	—	Legu peton de iniciatinto 2
r2_burst_size_i	Enigo	8 bitoj	Legu la grandecon de eksplodo
r2_rstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 2
r2_ack_o	Eligo	—	Arbitracia agnosko legi peton de iniciatinto 2
r2_data_valid_o	Eligo	—	Legu datumojn validajn de legita kanalo 2
r2_done_o	Eligo	—	Legu kompletigon al iniciatinto 2
r3_req_i	Enigo	—	Legu peton de iniciatinto 3
r3_burst_size_i	Enigo	8 bitoj	Legu la grandecon de eksplodo
r3_rstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 3
r3_ack_o	Eligo	—	Arbitracia agnosko legi peton de iniciatinto 3
r3_data_valid_o	Eligo	—	Legu datumojn validajn de legita kanalo 3
r3_done_o	Eligo	—	Legu kompletigon al iniciatinto 3
r4_req_i	Enigo	—	Legu peton de iniciatinto 4
r4_burst_size_i	Enigo	8 bitoj	Legu la grandecon de eksplodo
r4_rstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 4
r4_ack_o	Eligo	—	Arbitracia agnosko legi peton de iniciatinto 4
r4_data_valid_o	Eligo	—	Legu datumojn validajn de legita kanalo 4
r4_done_o	Eligo	—	Legu kompletigon al iniciatinto 4
r5_req_i	Enigo	—	Legu peton de iniciatinto 5
r5_burst_size_i	Enigo	8 bitoj	Legu la grandecon de eksplodo
r5_rstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 5
r5_ack_o	Eligo	—	Arbitracia agnosko legi peton de iniciatinto 5
r5_data_valid_o	Eligo	—	Legu datumojn validajn de legita kanalo 5
r5_done_o	Eligo	—	Legu kompletigon al iniciatinto 5
r6_req_i	Enigo	—	Legu peton de iniciatinto 6
r6_burst_size_i	Enigo	8 bitoj	Legu la grandecon de eksplodo
r6_rstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 6
r6_ack_o	Eligo	—	Arbitracia agnosko legi peton de iniciatinto 6
r6_data_valid_o	Eligo	—	Legu datumojn validajn de legita kanalo 6
r6_done_o	Eligo	—	Legu kompletigon al iniciatinto 6
r7_req_i	Enigo	—	Legu peton de iniciatinto 7
r7_burst_size_i	Enigo	8 bitoj	Legu la grandecon de eksplodo

………..daŭrigis
Signalo Nomo	Direkto	Larĝo	Priskribo
r7_rstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso de kie legado devas esti komencita por lega kanalo 7
r7_ack_o	Eligo	—	Arbitracia agnosko legi peton de iniciatinto 7
r7_data_valid_o	Eligo	—	Legu datumojn validajn de legita kanalo 7
r7_done_o	Eligo	—	Legu kompletigon al iniciatinto 7
rdata_o	Eligo	[AXI_DATA_WIDTH – 1:0]	Eligo de video-datumoj de legita kanalo
w0_burst_size_i	Enigo	8 bitoj	Skribu kreva grandeco
w0_data_i	Enigo	[AXI_DATA_WIDTH – 1:0]	Enigo de videodatenoj por skribi kanalon 0
w0_data_valid_i	Enigo	—	Skribu datumoj validajn por skribi kanalon 0
w0_req_i	Enigo	—	Skribu peton de iniciatinto 0
w0_wstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 0
w0_ack_o	Eligo	—	Arbitracia agnosko por skribi peton de iniciatinto 0
w0_farita_o	Eligo	—	Skribu kompletigon al iniciatinto 0
w1_burst_size_i	Enigo	8 bitoj	Skribu kreva grandeco
w1_data_i	Enigo	[AXI_DATA_WIDTH – 1:0]	Enigo de videodatenoj por skribi kanalon 1
w1_data_valid_i	Enigo	—	Skribu datumoj validajn por skribi kanalon 1
w1_req_i	Enigo	—	Skribu peton de iniciatinto 1
w1_wstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 1
w1_ack_o	Eligo	—	Arbitracia agnosko por skribi peton de iniciatinto 1
w1_farita_o	Eligo	—	Skribu kompletigon al iniciatinto 1
w2_burst_size_i	Enigo	8 bitoj	Skribu kreva grandeco
w2_data_i	Enigo	[AXI_DATA_WIDTH – 1:0]	Enigo de videodatenoj por skribi kanalon 2
w2_data_valid_i	Enigo	—	Skribu datumoj validajn por skribi kanalon 2
w2_req_i	Enigo	—	Skribu peton de iniciatinto 2
w2_wstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 2
w2_ack_o	Eligo	—	Arbitracia agnosko por skribi peton de iniciatinto 2
w2_farita_o	Eligo	—	Skribu kompletigon al iniciatinto 2
w3_burst_size_i	Enigo	8 bitoj	Skribu kreva grandeco
w3_data_i	Enigo	[AXI_DATA_WIDTH – 1:0]	Enigo de videodatenoj por skribi kanalon 3
w3_data_valid_i	Enigo	—	Skribu datumoj validajn por skribi kanalon 3
w3_req_i	Enigo	—	Skribu peton de iniciatinto 3
w3_wstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 3
w3_ack_o	Eligo	—	Arbitracia agnosko por skribi peton de iniciatinto 3
w3_farita_o	Eligo	—	Skribu kompletigon al iniciatinto 3
w4_burst_size_i	Enigo	8 bitoj	Skribu kreva grandeco
w4_data_i	Enigo	[AXI_DATA_WIDTH – 1:0]	Enigo de videodatenoj por skribi kanalon 4
w4_data_valid_i	Enigo	—	Skribu datumoj validajn por skribi kanalon 4
w4_req_i	Enigo	—	Skribu peton de iniciatinto 4
w4_wstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 4

………..daŭrigis
Signalo Nomo	Direkto	Larĝo	Priskribo
w4_ack_o	Eligo	—	Arbitracia agnosko por skribi peton de iniciatinto 4
w4_farita_o	Eligo	—	Skribu kompletigon al iniciatinto 4
w5_burst_size_i	Enigo	8 bitoj	Skribu kreva grandeco
w5_data_i	Enigo	[AXI_DATA_WIDTH – 1:0]	Enigo de videodatenoj por skribi kanalon 5
w5_data_valid_i	Enigo	—	Skribu datumoj validajn por skribi kanalon 5
w5_req_i	Enigo	—	Skribu peton de iniciatinto 5
w5_wstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 5
w5_ack_o	Eligo	—	Arbitracia agnosko por skribi peton de iniciatinto 5
w5_farita_o	Eligo	—	Skribu kompletigon al iniciatinto 5
w6_burst_size_i	Enigo	8 bitoj	Skribu kreva grandeco
w6_data_i	Enigo	[AXI_DATA_WIDTH – 1:0]	Enigo de videodatenoj por skribi kanalon 6
w6_data_valid_i	Enigo	—	Skribu datumoj validajn por skribi kanalon 6
w6_req_i	Enigo	—	Skribu peton de iniciatinto 6
w6_wstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 6
w6_ack_o	Eligo	—	Arbitracia agnosko por skribi peton de iniciatinto 6
w6_farita_o	Eligo	—	Skribu kompletigon al iniciatinto 6
w7_burst_size_i	Enigo	8 bitoj	Skribu kreva grandeco
w7_data_i	Enigo	[AXI_DATA_WIDTH – 1:0]	Enigo de videodatenoj por skribi kanalon 7
w7_data_valid_i	Enigo	—	Skribu datumoj validajn por skribi kanalon 7
w7_req_i	Enigo	—	Skribu peton de iniciatinto 7
w7_wstart_addr_i	Enigo	[AXI_ADDR_WIDTH - 1:0]	DDR-adreso al kiu skribo devas okazi de skribkanalo 7
w7_ack_o	Eligo	—	Arbitracia agnosko por skribi peton de iniciatinto 7
w7_farita_o	Eligo	—	Skribu kompletigon al iniciatinto 7
AXI I/F Signaloj
Legu Adresan Kanalon
arid_o	Eligo	[AXI_ID_WIDTH - 1:0]	Legu adreson ID. Identigo tag por la legita adresgrupo de signaloj.
araddr_o	Eligo	[AXI_ADDR_WIDTH - 1:0]	Legu adreson. Provizas la komencan adreson de legita eksploda transakcio. Nur la komenca adreso de la eksplodo estas provizita.
arlen_o	Eligo	[7:0]	La longo de eksplodo. Provizas la precizan nombron da translokigoj en eksplodo. Ĉi tiu informo determinas la nombron da datumtranslokigoj asociitaj kun la adreso.
arsize_o	Eligo	[2:0]	Eksploda grandeco. Grandeco de ĉiu translokigo en la eksplodo.
arburst_o	Eligo	[1:0]	Burst tipo. Kune kun la grandeco-informoj, detaligas kiel la adreso por ĉiu translokigo ene de la eksplodo estas kalkulita. Fiksita al 2'b01 à Inkrementa adreseksplodo.
arlock_o	Eligo	[1:0]	Ŝlosila tipo. Disponigas pliajn informojn pri la atomaj trajtoj de la translokigo. Fiksita al 2'b00 à Normala Aliro.

………..daŭrigis
Signalo Nomo	Direkto	Larĝo	Priskribo
arcache_o	Eligo	[3:0]	Cache tipo. Provizas pliajn informojn pri la kaŝmemoreblaj trajtoj de la translokigo. Fiksita al 4'b0000 à Ne-kaŝmemorebla kaj ne-bufferebla.
arprot_o	Eligo	[2:0]	Protekta tipo. Provizas informojn pri protektounuo por la transakcio. Fiksita al 3'b000 à Normala, sekura datuma aliro.
arvalid_o	Eligo	—	Legu adreso valida. Kiam ALTE, la legita adreso kaj kontrolinformoj estas validaj kaj restas alta ĝis la adreso agnoska signalo, nepre, estas alta. 1 = Adreso kaj kontrola informo valida 0 = Informoj pri adreso kaj kontrolo ne validaj
arready_o	Enigo	—	Legu adreson preta. La celo estas preta akcepti adreson kaj rilatajn kontrolsignalojn. 1 = celo preta 0 = celo ne preta
Legu Datuman Kanalon
senigi	Enigo	[AXI_ID_WIDTH - 1:0]	Legu ID tag. ID tag de la legita datengrupo de signaloj. La senigita valoro estas generita de la celo kaj devas egali la aridan valoron de la legita transakcio al kiu ĝi respondas.
rdata	Enigo	[AXI_DATA_WIDTH – 1:0]	Legu datumojn
rresp	Enigo	[1:0]	Legu respondon. La stato de la legita translokigo. Permeseblaj respondoj estas OKAY, EXOKAY, SLVERR kaj DECERR.
lasta	Enigo	—	Legu laste. Lasta translokigo en legita eksplodo.
rvalid	Enigo	—	Legu valida. Bezonataj legidatenoj disponeblas kaj la legotranslokigo povas kompletigi. 1 = legu disponeblajn datumojn 0 = legi datumoj ne haveblaj
preta	Eligo	—	Legu preta. Iniciatinto povas akcepti la legitajn datumojn kaj respondajn informojn. 1= iniciatinto preta 0 = iniciatinto ne preta
Skribu Adresan Kanalon
awid	Eligo	[AXI_ID_WIDTH - 1:0]	Skribu adreson ID. Identigo tag por la skriba adresgrupo de signaloj.
awaddr	Eligo	[AXI_ADDR_WIDTH - 1:0]	Skribu adreson. Provizas la adreson de la unua translokigo en skriba eksploda transakcio. La rilataj kontrolsignaloj estas uzitaj por determini la adresojn de la ceteraj translokigoj en la eksplodo.
awlen	Eligo	[7:0]	La longo de eksplodo. Provizas la precizan nombron da translokigoj en eksplodo. Ĉi tiu informo determinas la nombron da datumtranslokigoj asociitaj kun la adreso.
awsize	Eligo	[2:0]	Eksploda grandeco. Grandeco de ĉiu translokigo en la eksplodo. Bajtaj lenoj strobo indikas precize kiuj bajtaj lenoj ĝisdatigi.
awburst	Eligo	[1:0]	Burst tipo. Kune kun la grandeco-informoj, detaligas kiel la adreso por ĉiu translokigo ene de la eksplodo estas kalkulita. Fiksita al 2'b01 à Inkrementa adreseksplodo.

………..daŭrigis
Signalo Nomo	Direkto	Larĝo	Priskribo
awlock	Eligo	[1:0]	Ŝlosila tipo. Disponigas pliajn informojn pri la atomaj trajtoj de la translokigo. Fiksita al 2'b00 à Normala Aliro.
awcache	Eligo	[3:0]	Cache tipo. Indikas la buffereblan, kaŝmemoreblan, skribeblan, reskriban kaj asignan atributojn de la transakcio. Fiksita al 4'b0000 à Ne-kaŝmemorebla kaj ne-bufferebla.
awprot	Eligo	[2:0]	Protekta tipo. Indikas la normalan, privilegian aŭ sekuran protektan nivelon de la transakcio kaj ĉu la transakcio estas datuma aliro aŭ instrukcia aliro. Fiksita al 3'b000 à Normala, sekura datuma aliro.
awvalid	Eligo	—	Skribu adreson valida. Indikas ke valida skriba adreso kaj kontrola informo estas haveblaj. 1 = disponeblaj informoj pri adreso kaj kontrolo 0 = adreso kaj kontrola informo ne havebla. La adreso kaj kontrolinformoj restas stabilaj ĝis la adreso agnoska signalo, awready, iĝas ALTE.
awready	Enigo	—	Skribu adreson preta. Indikas ke la celo estas preta akcepti adreson kaj rilatajn kontrolsignalojn. 1 = celo preta 0 = celo ne preta
Skribu Datuman Kanalon
wdata	Eligo	[AXI_DATA_WIDTH – 1:0]	Skribu datumojn
wstrb	Eligo	[AXI_DATA_WIDTH – 8:0]	Skribu stroboskopojn. Ĉi tiu signalo indikas kiuj bajtaj vojoj ĝisdatigi en memoro. Ekzistas unu skriba strobostrobo por ĉiu ok bitoj de la skriba datumbuso.
wlast	Eligo	—	Skribu laste. Lasta translokigo en skribeksplodo.
wvalid	Eligo	—	Skribu valida. Validaj skribdatenoj kaj strobo estas haveblaj. 1 = skribi datumojn kaj stroboskopojn haveblaj 0 = skribi datumojn kaj strobo ne haveblaj
wready	Enigo	—	Skribu preta. Celo povas akcepti la skribajn datumojn. 1 = celo preta 0 = celo ne preta
Skribu Respondan Kanalon
oferti	Enigo	[AXI_ID_WIDTH - 1:0]	Responda ID. La identigo tag de la skriba respondo. La ofertvaloro devas egali la awid-valoron de la skriba transakcio al kiu la celo respondas.
bresp	Enigo	[1:0]	Skribu respondon. Statuso de la skriba transakcio. La permeseblaj respondoj estas OKAY, EXOKAY, SLVERR kaj DECERR.
bvalid	Enigo	—	Skribu respondon valida. Valida skriba respondo disponeblas. 1 = skriba respondo disponebla 0 = skriba respondo ne havebla
pano	Eligo	—	Respondo preta. Iniciatinto povas akcepti la respondinformojn. 1 = iniciatinto preta 0 = iniciatinto ne preta

Tempaj Diagramoj (Demandu)
Ĉi tiu sekcio diskutas DDR_AXI4_Arbiter tempodiagramojn. La sekvaj figuroj montras la konekton de la lego- kaj skribpeto-enigaĵoj, komencanta memoradreso, skriba enigaĵoj de la ekstera iniciatinto, legi aŭ skribi agnoskon, kaj legi aŭ skribi kompletigajn enigaĵojn donitajn de arbitracianto.
Figuro 3-1. Tempodiagramo por Signaloj uzataj en Skribo/Legado tra AXI4-Interfaco

Testbenko (Demandu)
Unuigita testbenko estas uzata por kontroli kaj testi DDR_AXI4_Arbiter nomatan uzanta testbenko. Testbench estas provizita por kontroli la funkciecon de la IP DDR_AXI4_Arbiter. Ĉi tiu testbenko funkcias nur por du legaj kanaloj kaj du skribkanaloj kun Bus Interface-agordo.
 Simulado (Demandu)
La sekvaj paŝoj priskribas kiel simuli la kernon uzante la testbenkon:

1. Malfermu la langeton Libero® SoC Katalogo, vastigu Solvoj-Video, duoble alklaku DDR_AXI4_Arbiter, kaj poste alklaku OK. La dokumentaro asociita kun la IP estas listigitaj sub Dokumentado. Grava: Se vi ne vidas la langeton Katalogo, navigu al View > Vindoza menuo kaj alklaku Katalogo por fari ĝin videbla.

Figuro 4-1. DDR_AXI4_Arbiter IP Core en Libero SoC Katalogo

Krei komponan fenestron aperas kiel montrite jene. Klaku OK. Certigu, ke la Nomo estas DDR_AXI4_ARBITER_PF_C0.
Figuro 4-2. Krei Komponon

Agordu la IP por 2 legaj kanaloj, 2 skribaj kanaloj kaj elektu Bus-Interfacon kiel montrite en la sekva figuro kaj alklaku OK por generi la IP.
Figuro 4-3. Agordo

Sur la langeto de Stimula Hierarkio, elektu la testbenkon (DDR_AXI4_ARBITER_PF_tb.v), dekstre alklaku kaj poste alklaku Simuli Antaŭ-Sintezan Dezajnon > Malfermu Interage.
Grava: Se vi ne vidas la langeton de Stimula Hierarkio, navigu al View > Vindoza menuo kaj alklaku Stimulo-hierarkio por fari ĝin videbla.
Figuro 4-4. Simulado de Antaŭ-Sinteza DezajnoModelSim malfermiĝas kun la testbenko file, kiel montrite en la sekva figuro.
Figuro 4-5. ModelSim Simulada Fenestro

Grava: Se la simulado estas interrompita pro la rultempa limo specifita en la .do file, uzu la komandon run -all por kompletigi la simuladon.
Historio de Revizio (Demandu)
La reviziohistorio priskribas la ŝanĝojn kiuj estis efektivigitaj en la dokumento. La ŝanĝoj estas listigitaj laŭ revizio, komencante de la plej aktuala publikigo.
Tabelo 5-1. Historio de Revizio

Revizio	Dato	Priskribo
A	04/2023	Jen la listo de ŝanĝoj en la revizio A de la dokumento: • Migris la dokumenton al la ŝablono Mikroĉipo. • Ĝisdatigis la dokumentnumeron al DS00004976A de 50200950. • Aldonita 4. Testbenko.
2.0	—	Jen la listo de ŝanĝoj en la revizio 2.0 de la dokumento: • Aldonita Figuro 1-2. • Aldonita Tabelo 2-2. • Ĝisdatigita la nomoj de iuj enigo kaj eligo signalo nomoj en Tabelo 2-2.
1.0	—	Komenca Eldono.

Subteno de Microchip FPGA (Faku Demandon)
La grupo de produktoj de Microchip FPGA subtenas siajn produktojn per diversaj helpservoj, inkluzive de Klienta Servo, Klienta Teknika Subtena Centro, webretejo, kaj tutmonde vendaj oficejoj. Klientoj estas sugestitaj viziti Microchip interretajn rimedojn antaŭ kontakti subtenon ĉar estas tre verŝajne ke iliaj demandoj jam estis responditaj. Kontaktu Teknikan Subtenan Centron per la webretejo ĉe www.microchip.com/support. Menciu la numeron de FPGA-Aparato, elektu la taŭgan kazan kategorion kaj alŝutu dezajnon files dum kreado de teknika subteno kazo. Kontaktu Klienta Servo por ne-teknika produkta subteno, kiel produktaj prezoj, produktaj ĝisdatigoj, ĝisdatigitaj informoj, mendostatuso kaj rajtigo.

• El Nordameriko, voku 800.262.1060
• El la resto de la mondo, voku 650.318.4460
• Faksi, de ie ajn en la mondo, 650.318.8044

Mikroĉip-informoj (Demandu)

La Mikroĉipo Webretejo (Demandu)
Microchip provizas interretan subtenon per nia webretejo ĉe www.microchip.com/. Ĉi tio webretejo estas uzata por fari files kaj informoj facile haveblaj al klientoj. Iuj el la disponeblaj enhavoj inkluzivas:

• Produkta Subteno - Datenfolioj kaj eraroj, aplikaj notoj kaj sample-programoj, dezajnaj rimedoj, uzantgvidistoj kaj aparataj subtenaj dokumentoj, plej novaj softvaraj eldonoj kaj arkivita programaro
• Ĝenerala Teknika Subteno - Oftaj Demandoj (FAQs), teknika subteno petoj, interretaj diskutgrupoj, Microchip-dezajna partnerprogramo-membrolisto
• Komerco de Mikroĉipo - Elektilo de produktoj kaj mendaj gvidiloj, plej novaj gazetaraj komunikoj de Microchip, listo de seminarioj kaj eventoj, listoj de vendaj oficejoj de Microchip, distribuistoj kaj fabrikreprezentantoj

Servo pri Sciigo pri Ŝanĝo de Produkto (Demandu)
La servo de sciigo pri ŝanĝo de produktoj de Microchip helpas konservi klientojn aktualaj pri produktoj de Microchip. Abonantoj ricevos retpoŝtajn sciigojn kiam ajn estas ŝanĝoj, ĝisdatigoj, revizioj aŭ eraroj rilataj al specifita produktfamilio aŭ evoluilo de intereso. Por registriĝi, iru al www.microchip.com/pcn kaj sekvu la instrukciojn pri registriĝo.
Klienta Subteno (Demandu)
Uzantoj de Microchip-produktoj povas ricevi helpon per pluraj kanaloj:

• Distribuisto aŭ Reprezentanto
• Loka Venda Oficejo
• Inĝeniero pri Integraj Solvoj (ESE)
• Teknika Subteno

Klientoj devas kontakti sian distribuiston, reprezentanton aŭ ESE por subteno. Lokaj vendaj oficejoj ankaŭ disponeblas por helpi klientojn. Listo de vendaj oficejoj kaj lokoj estas inkluzivita en ĉi tiu dokumento. Teknika subteno disponeblas per la webretejo ĉe: www.microchip.com/support.
Mikroĉipo Elpensas Kodan Protektan Trajton (Demandu)
Notu la sekvajn detalojn pri la koda protekto-trajto sur Microchip-produktoj:

• Microchip-produktoj plenumas la specifojn enhavitajn en sia aparta Microchip-Datumfolio.
• Microchip kredas, ke ĝia familio de produktoj estas sekura kiam uzata laŭ la celita maniero, ene de operaciaj specifoj, kaj sub normalaj kondiĉoj.
• Microchip taksas kaj agreseme protektas siajn rajtojn pri intelekta proprieto. Provoj malobservi la kodprotektajn funkciojn de Microchip-produkto estas strikte malpermesitaj kaj povas malobservi la DigitalMillennium Copyright Act.
• Nek Microchip nek iu alia fabrikanto de duonkonduktaĵoj povas garantii la sekurecon de ĝia kodo. Koda protekto ne signifas, ke ni garantias, ke la produkto estas "nerompebla". Koda protekto konstante evoluas. Microchip kompromitas kontinue plibonigi la kodprotektajn funkciojn de niaj produktoj.

Leĝa Avizo (Demandu)
Ĉi tiu publikigo kaj la ĉi tieaj informoj povas esti uzataj nur kun Microchip-produktoj, inkluzive por desegni, testi kaj integri Microchip-produktojn kun via aplikaĵo. Uzo de ĉi tiu informo alimaniere malobservas ĉi tiujn kondiĉojn. Informoj pri aparatoj estas provizitaj nur por via komforto kaj povas esti anstataŭitaj de ĝisdatigoj. Estas via respondeco certigi, ke via aplikaĵo plenumas viajn specifojn. Kontaktu vian lokan vendan oficejon de Microchip por plia subteno aŭ akiru plian subtenon ĉe www.microchip.com/en-us/support/design-help/ kliento-subteno-servoj. ĈI ĈI INFORMO ESTAS PROVIZITA PER MIKROĈIPO "KIAL ESTAS". MICROCHIP FRAS NENIAJN DEKLARONJN AŬ GARANTIOJ ĈU ĈU ESPRESA AŬ IMPLITA, SKRIBA AŬ BUŬLA, LEĜA AŬ ALIE, RIGLATITA AL LA INFORMOJ INKLUDE SED NE LIMIGITA AL IUJ IMPLITAJ GARANTIOJ DE NE-Malrespekto, KOMERCISTO, KAJ GARANTIO. RILITA AL ĜIA KONDIĈO, KVALITO AŬ EFENDO. NENIEK MICROCHIP RESPONDOS PRI IUJ IUJ NEKREKTA, SPECIALA, PUNITIVA, EKZENDA AŬ KONSEKVA PERDO, damaĝo, KOSTO AŬ ELSPESTO IAL IUJ RELATA AL LA INFORMO AŬ ĜIA UZADO, TAMEN KaŭZITA, EĈ ĈAMINATITA. ĈU ĈU ĈU ĈU ĈU EBLECO AŬ LA damaĝoj estas antaŭvideblaj? ĜIS LA PLEJ MENDO PERMESITA DE LA LEĜO, LA TUTA RESPONVO DE MICROCHIP PRI ĈIUJ AJUNMANIEROJ RILAJITAJ AL LA INFORMO AŬ ĜIA UZO NE SUPEROS LA NOMBRON DE KOTIZOJ, SE IUJ, KIN VI PAGOS REKTE AL MICROCHIP POR LA INFORMOJ. Uzo de Microchip-aparatoj en vivsubteno kaj/aŭ sekurecaj aplikoj estas tute sub la risko de la aĉetanto, kaj la aĉetanto konsentas defendi, kompensi kaj teni sendanĝeran Microchip de iuj kaj ĉiuj damaĝoj, asertoj, kostumoj aŭ elspezoj rezultantaj de tia uzo. Neniuj licencoj estas transdonitaj, implicite aŭ alie, sub ajnaj rajtoj pri intelekta proprieto de Microchip krom se alie dirite.
Varmarkoj (Demandu)
La nomo kaj emblemo de Microchip, la emblemo de Microchip, Adaptec, AVR, AVR-emblemo, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStyluuchs, MediaLB, megaAVR, Microsemi, Microsemi-emblemo, MOST, MOST-emblemo, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, PIC32-emblemo, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, SST Logo, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron kaj XMEGA estas registritaj varmarkoj de Microchip Technology Incorporated en Usono kaj aliaj landoj. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, ProASIC Plus-emblemo, Quiet- Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime kaj ZL estas registritaj varmarkoj de Microchip Technology Incorporated in the USA Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching , BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, Programming, NICP, SerialBridge, NIC-, NICP Inteligenta Paraleligo, IntelliMOS, Inter-blata Konektebleco, JitterBlocker, Knob-on-Display, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified-emblemo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RMA4, Simpla, RTAX, SIMPLI, RTAXI, Simple PHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect kaj ZENA estas varmarkoj de Microchip Technology Incorporated en Usono kaj aliaj landoj. SQTP estas servomarko de Microchip Technology Incorporated en Usono La Adaptec-emblemo, Frequency on Demand, Silicon Storage Technology kaj Symmcom estas registritaj varmarkoj de Microchip Technology Inc. en aliaj landoj. GestIC estas registrita varmarko de Microchip Technology Germany II GmbH & Co. KG, filio de Microchip Technology Inc., en aliaj landoj. Ĉiuj aliaj varmarkoj menciitaj ĉi tie estas posedaĵo de siaj respektivaj kompanioj. © 2023, Microchip Technology Incorporated kaj ĝiaj filioj. Ĉiuj rajtoj rezervitaj.
ISBN: 978-1-6683-2302-1 Kvalita Administra Sistemo (Demandu) Por informoj pri Kvalitaj Administraj Sistemoj de Microchip, bonvolu viziti www.microchip.com/quality.

Tutmonde Vendo kaj Servo

AMERIKOJ	AZIO/PACIFIKO	AZIO/PACIFIKO	EŬROPO
Korporacia Oficejo 2355 Okcidenta Chandler Blvd. Chandler, AZ 85224-6199 Tel: 480-792-7200 Faksi: 480-792-7277 Teknika Subteno: www.microchip.com/support Web Adreso: www.microchip.com Atlanta Duluth, GA Tel: 678-957-9614 Faksi: 678-957-1455 Aŭstino, TX Tel: 512-257-3370 Bostono Westborough, MA Tel: 774-760-0087 Faksi: 774-760-0088 Ĉikago Itasca, IL Tel: 630-285-0071 Faksi: 630-285-0075 Dallas Addison, TX Tel: 972-818-7423 Faksi: 972-818-2924 Detrojto Novi, MI Tel: 248-848-4000 Houston, TX Tel: 281-894-5983 Indianapolis Noblesville, IN Tel: 317-773-8323 Faksi: 317-773-5453 Tel: 317-536-2380 Los-Anĝeleso Mission Viejo, CA Tel: 949-462-9523 Faksi: 949-462-9608 Tel: 951-273-7800 Raleigh, NC Tel: 919-844-7510 Novjorko, NY Tel: 631-435-6000 San Jose, CA Tel: 408-735-9110 Tel: 408-436-4270 Kanado - Toronto Tel: 905-695-1980 Faksi: 905-695-2078	Aŭstralio - Sidnejo Tel: 61-2-9868-6733 Ĉinio - Pekino Tel: 86-10-8569-7000 Ĉinio - Ĉengduo Tel: 86-28-8665-5511 Ĉinio – Chongqing Tel: 86-23-8980-9588 Ĉinio – Dongguan Tel: 86-769-8702-9880 Ĉinio - Kantono Tel: 86-20-8755-8029 Ĉinio – Hangzhou Tel: 86-571-8792-8115 Ĉinio - Honkonga SAR Tel: 852-2943-5100 Ĉinio - Nankino Tel: 86-25-8473-2460 Ĉinio - Qingdao Tel: 86-532-8502-7355 Ĉinio - Ŝanhajo Tel: 86-21-3326-8000 Ĉinio - Shenyang Tel: 86-24-2334-2829 Ĉinio - Ŝenĵeno Tel: 86-755-8864-2200 Ĉinio - Suzhou Tel: 86-186-6233-1526 Ĉinio - Vuhano Tel: 86-27-5980-5300 Ĉinio – Xian Tel: 86-29-8833-7252 Ĉinio – Xiamen Tel: 86-592-2388138 Ĉinio - Zhuhai Tel: 86-756-3210040	Barato - Bengaluro Tel: 91-80-3090-4444 Barato - Nov-Delhio Tel: 91-11-4160-8631 Barato - Puneo Tel: 91-20-4121-0141 Japanio – Osako Tel: 81-6-6152-7160 Japanio – Tokio Tel: 81-3-6880- 3770 Koreio - Daeguo Tel: 82-53-744-4301 Koreio - Seulo Tel: 82-2-554-7200 Malajzio - Kuala-Lumpuro Tel: 60-3-7651-7906 Malajzio - Penang Tel: 60-4-227-8870 Filipinoj - Manilo Tel: 63-2-634-9065 Singapuro Tel: 65-6334-8870 Tajvano - Hsin Chu Tel: 886-3-577-8366 Tajvano - Kaohsiung Tel: 886-7-213-7830 Tajvano – Tajpeo Tel: 886-2-2508-8600 Tajlando - Bangkok Tel: 66-2-694-1351 Vjetnamio - Ho Chi Minh Tel: 84-28-5448-2100	Aŭstrio – Wels Tel: 43-7242-2244-39 Faksi: 43-7242-2244-393 Danio - Kopenhago Tel: 45-4485-5910 Faksi: 45-4485-2829 Finnlando – Espoo Tel: 358-9-4520-820 Francio – Parizo Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Germanio – Garching Tel: 49-8931-9700 Germanio - Haan Tel: 49-2129-3766400 Germanio - Heilbronn Tel: 49-7131-72400 Germanio – Karlsruhe Tel: 49-721-625370 Germanio – Munkeno Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Germanio – Rosenheim Tel: 49-8031-354-560 Israelo - Ra'anana Tel: 972-9-744-7705 Italio - Milano Tel: 39-0331-742611 Faksi: 39-0331-466781 Italio – Padova Tel: 39-049-7625286 Nederlando - Drunen Tel: 31-416-690399 Faksi: 31-416-690340 Norvegio - Trondheim Tel: 47-72884388 Pollando – Varsovio Tel: 48-22-3325737 Rumanio – Bukareŝto Tel: 40-21-407-87-50 Hispanio - Madrido Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Svedio – Göteborg Tel: 46-31-704-60-40 Svedio – Stokholmo Tel: 46-8-5090-4654 UK – Wokingham Tel: 44-118-921-5800 Faksi: 44-118-921-5820

© 2023 Microchip Technology Inc. kaj ĝiaj filioj

Dokumentoj/Rimedoj

MICROCHIP DDR AXI4 Arbitro [pdf] Uzantogvidilo DDR AXI4 Arbitro, DDR AXI4, Arbitro

Referencoj

• Uzanto Manlibro