Instrukcja obsługi arbitra MICROCHIP DDR AXI4

Zawartość ukrywać

1 Arbiter MICROCHIP DDR AXI4

2 Opis funkcjonalny

3 Parametry i sygnały interfejsu DDR_AXI4_Arbiter

4 Stanowisko testowe

5 Instrukcje użytkowania produktu

6 Wprowadzenie (zadaj pytanie)

7 Funkcje (zadaj pytanie)

8 Informacje o mikroczipie (zadaj pytanie)

9 Sprzedaż i serwis na całym świecie

10 Dokumenty / Zasoby

10.1 Odniesienia

11 Powiązane posty

Arbiter MICROCHIP DDR AXI4

Wstęp: Standard protokołu AXI4-Stream używa terminologii Master i Slave. Odpowiednia terminologia Microchip używana w tym dokumencie to odpowiednio Initiator i Target.
Streszczenie: Poniższa tabela zawiera podsumowanie cech arbitra DDR AXI4.

Charakterystyczny	Wartość
Wersja podstawowa	DDR AXI4 Arbiter v2.2
Obsługiwane rodziny urządzeń	–
Licencjonowanie obsługiwanego przepływu narzędzi	–

Cechy: DDR AXI4 Arbiter ma następujące kluczowe cechy:

Rdzeń IP musi zostać zainstalowany w katalogu IP oprogramowania Libero SoC.
Rdzeń jest konfigurowany, generowany i uruchamiany w narzędziu SmartDesign w celu uwzględnienia go na liście projektów Libero.

Wykorzystanie i wydajność urządzenia:

Szczegóły urządzenia	Rodzina	Urządzenie	Zasoby	Wydajność (MHz)
LUT DFF RAM LSRAM SRAM Bloki matematyczne Chip Globals	PolarFire	MPF300T-1	5411 4202	266

Opis funkcjonalny

Opis funkcjonalny: Ta sekcja opisuje szczegóły implementacji DDR_AXI4_Arbiter. Poniższy rysunek pokazuje schemat wyprowadzeń najwyższego poziomu DDR AXI4 Arbiter.

Parametry i sygnały interfejsu DDR_AXI4_Arbiter

Ustawienia konfiguracji:
Ustawienia konfiguracji dla DDR_AXI4_Arbiter nie zostały określone w tym dokumencie.

Sygnały wejściowe i wyjściowe:
Sygnały wejściowe i wyjściowe dla DDR_AXI4_Arbiter nie są określone w tym dokumencie.

Diagramy czasowe
Diagramy czasowe dla DDR_AXI4_Arbiter nie są określone w tym dokumencie.

Stanowisko testowe

Symulacja:
Szczegóły symulacji dla DDR_AXI4_Arbiter nie zostały określone w tym dokumencie.
Historia rewizji
Historia rewizji DDR_AXI4_Arbiter nie jest określona w tym dokumencie.
Obsługa mikrochipów FPGA
Informacje dotyczące obsługi układu FPGA firmy Microchip dla funkcji DDR_AXI4_Arbiter nie zostały określone w tym dokumencie.

Instrukcje użytkowania produktu

Zainstaluj DDR AXI4 Arbiter v2.2 w katalogu IP oprogramowania Libero SoC.
Skonfiguruj, wygeneruj i utwórz instancję rdzenia w narzędziu SmartDesign w celu uwzględnienia go na liście projektów Libero.

Wprowadzenie (zadaj pytanie)

Pamięci są integralną częścią każdej typowej aplikacji wideo i graficznej. Są używane do buforowania całych klatek wideo, gdy pamięć lokalna FPGA jest niewystarczająca do przechowywania całej klatki. Gdy występuje wiele odczytów i zapisów klatek wideo do DDR, arbiter będzie wymagany do arbitrażu między wieloma żądaniami. DDR AXI4 Arbiter IP zapewnia 8 kanałów zapisu do zapisywania buforów ramek do zewnętrznej pamięci DDR i 8 kanałów odczytu do odczytu ramek z pamięci zewnętrznej. Arbitraż jest oparty na zasadzie „kto pierwszy, ten lepszy”. Jeśli dwa żądania wystąpią jednocześnie, kanał o niższym numerze kanału będzie miał pierwszeństwo. Arbiter łączy się z kontrolerem IP DDR przez interfejs AXI4. DDR AXI4 Arbiter zapewnia interfejs AXI4 Initiator do kontrolerów DDR na chipie. Arbiter obsługuje do ośmiu kanałów zapisu i ośmiu kanałów odczytu. Blok arbitruje między ośmioma kanałami odczytu, aby zapewnić dostęp do kanału odczytu AXI w sposób „kto pierwszy, ten lepszy”. Blok arbitruje między ośmioma kanałami zapisu, aby zapewnić dostęp do kanału zapisu AXI w kolejności zgłoszeń. Wszystkie osiem kanałów odczytu i zapisu ma równy priorytet. Interfejs AXI4 Initiator Arbiter IP można skonfigurować dla różnych szerokości danych w zakresie od 64 bitów do 512 bitów.
Ważny: Standard protokołu AXI4-Stream używa terminologii „Master” i „Slave”. Odpowiednia terminologia Microchip używana w tym dokumencie to odpowiednio Initiator i Target.
Podsumowanie (zadaj pytanie)
Poniższa tabela zawiera podsumowanie cech arbitra DDR AXI4.

Tabela 1. Charakterystyka arbitra DDR AXI4

Niniejszy dokument dotyczy DDR AXI4 Arbiter v2.2.

SoC PolarFire®
PolarFire
RTG4™
IGLOO® 2
SmartFusion® 2

Wymaga Libero® SoC v12.3 lub nowszych wersji. IP może być używany w trybie RTL bez żadnej licencji. Aby uzyskać więcej informacji, zobacz DDR_AXI4_Arbiter.

Funkcje (zadaj pytanie)

DDR AXI4 Arbiter ma następujące kluczowe cechy:

Osiem kanałów zapisu
Osiem kanałów odczytu
Interfejs AXI4 do kontrolera DDR
Konfigurowalna szerokość AXI4: 64, 128, 256 i 512 bitów
Konfigurowalna szerokość adresu: od 32 do 64 bitów

Implementacja IP Core w Libero® Design Suite (Zadaj pytanie)
Rdzeń IP musi zostać zainstalowany w katalogu IP oprogramowania Libero SoC. Jest on instalowany automatycznie za pomocą funkcji aktualizacji katalogu IP w oprogramowaniu Libero SoC lub rdzeń IP jest ręcznie pobierany z katalogu. Po zainstalowaniu rdzenia IP w katalogu IP oprogramowania Libero SoC rdzeń jest konfigurowany, generowany i instancjonowany w narzędziu SmartDesign w celu uwzględnienia go na liście projektów Libero.
Wykorzystanie i wydajność urządzenia (zadaj pytanie)
Poniższa tabela przedstawia wykorzystanie urządzeń przez DDR_AXI4_Arbiter.
Tabela 2. Wykorzystanie DDR_AXI4_Arbiter

Urządzenie Bliższe dane		Zasoby		Wydajność (MHz)	Pamięci RAM		Bloki matematyczne	Żeton Globalne
Rodzina	Urządzenie	LUT-y	DFF	Wydajność (MHz)	LSRAM	µSRAM	Bloki matematyczne	Żeton Globalne
Układ SoC PolarFire®	MPFS250T-1	5411	4202	266	13	1	0	0
PolarFire	MPF300T-1	5411	4202	266	13	1	0	0
SmartFusion® 2	M2S150-1	5546	4309	192	15	1	0	0

Ważny:

Dane w poprzedniej tabeli są przechwytywane przy użyciu typowych ustawień syntezy i układu. IP jest skonfigurowane dla ośmiu kanałów zapisu, ośmiu kanałów odczytu, szerokości adresu 32 bitów i szerokości danych 512 bitów.
Zegar jest ograniczony do 200 MHz podczas przeprowadzania analizy taktowania w celu uzyskania wartości wydajności.

Opis funkcjonalny (zadaj pytanie)
W tej sekcji opisano szczegóły implementacji DDR_AXI4_Arbiter. Na poniższym rysunku przedstawiono schemat wyprowadzeń najwyższego poziomu DDR AXI4 Arbiter. Rysunek 1-1. Schemat blokowy wyprowadzeń najwyższego poziomu dla interfejsu Native Arbiter

Poniższy rysunek przedstawia schemat blokowy na poziomie systemu DDR_AXI4_Arbiter w trybie interfejsu magistrali. Rysunek 1-2. Schemat blokowy na poziomie systemu DDR_AXI4_Arbiter

Transakcja odczytu jest wyzwalana przez ustawienie sygnału wejściowego r(x)_req_i na wysoki poziom na określonym kanale odczytu. Arbiter odpowiada potwierdzeniem, gdy jest gotowy do obsługi żądania odczytu. Następnieamples początkowy adres AXI i odczytuje rozmiar serii, który jest wprowadzany z zewnętrznego inicjatora. Kanał przetwarza dane wejściowe i generuje wymagane transakcje AXI, aby odczytać dane z pamięci DDR. Dane wyjściowe odczytu z arbitra są wspólne dla wszystkich kanałów odczytu. Podczas odczytu danych, odczyt danych prawidłowych odpowiedniego kanału przechodzi w stan wysoki. Koniec transakcji odczytu jest oznaczony sygnałem odczytu zakończonego, gdy wszystkie żądane bajty są wysyłane. Podobnie jak transakcja odczytu, transakcja zapisu jest wyzwalana przez ustawienie sygnału wejściowego w(x)_req_i na wysoki. Wraz z sygnałem żądania, adres początku zapisu i długość serii muszą być podane podczas żądania. Gdy arbiter jest dostępny do obsługi żądania pisemnego, odpowiada, wysyłając sygnał potwierdzenia na odpowiednim kanale. Następnie użytkownik musi podać dane do zapisu wraz z sygnałem poprawności danych na kanale. Liczba zegarów okresu ważności danych musi odpowiadać długości serii. Arbiter kończy operację zapisu i ustawia sygnał zakończenia zapisu na wysoki, oznaczający zakończenie transakcji zapisu.
Parametry DDR_AXI4_Arbiter i sygnały interfejsu (Zadaj pytanie)
W tej sekcji omówiono parametry konfiguratora graficznego DDR_AXI4_Arbiter oraz sygnały wejścia/wyjścia.
2.1 Ustawienia konfiguracyjne (Zadaj pytanie)
Poniższa tabela zawiera opis parametrów konfiguracji używanych w implementacji sprzętowej DDR_AXI4_Arbiter. Są to parametry ogólne i mogą być zmieniane zgodnie z wymaganiami aplikacji.

Tabela 2-1. Parametr konfiguracji

Sygnał Nazwa	Opis
Szerokość ID AXI	Definiuje szerokość identyfikatora AXI.
Szerokość danych AXI	Definiuje szerokość danych AXI.
Szerokość adresu AXI	Definiuje szerokość adresu AXI
Liczba kanałów odczytu	Opcje wyboru wymaganej liczby kanałów zapisu z menu rozwijanego w zakresie od jednego do ośmiu kanałów zapisu.
Liczba kanałów zapisu	Opcje wyboru wymaganej liczby kanałów odczytu z menu rozwijanego w zakresie od jednego do ośmiu kanałów odczytu.
AXI4_WYBÓR	Opcje wyboru pomiędzy AXI4_MASTER i AXI4_MIRRORED_SLAVE.
Interfejs arbitra	Możliwość wyboru interfejsu magistrali.

Sygnały wejść i wyjść (zadaj pytanie)
W poniższej tabeli wymieniono porty wejściowe i wyjściowe arbitra DDR AXI4 dla interfejsu magistrali.
Tabela 2-2. Porty wejściowe i wyjściowe dla interfejsu magistrali arbitrażowej

Sygnał Nazwa	Kierunek	Szerokość	Opis
reset_i	Wejście	—	Aktywny sygnał asynchronicznego resetu niskiego napięcia do projektowania
sys_ckl_i	Wejście	—	Zegar systemowy
ddr_ctrl_ready_i	Wejście	—	Otrzymuje sygnał gotowości wejściowej z kontrolera DDR
ARVALID_I_0	Wejście	—	Żądanie odczytu z kanału odczytu 0
ROZMIAR_I_0	Wejście	8 bitów	odczyt rozmiaru serii z kanału odczytu 0
ARADDR_I_0	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 0
TABLICA_O_0	Wyjście	—	Potwierdzenie arbitra dla żądania odczytu z kanału odczytu 0
WAŻNY_O_0	Wyjście	—	Odczyt danych ważnych z kanału odczytu 0
RDATA_O_0	Wyjście	[SZEROKOŚĆ_DANYCH_AXI-1 : 0]	Odczyt danych z kanału odczytu 0
RLAST_O_0	Wyjście	—	Odczyt sygnału końca ramki z kanału odczytu 0
BUSER_O_r0	Wyjście	—	Zakończenie odczytu kanału 0
ARVALID_I_1	Wejście	—	Żądanie odczytu z kanału odczytu 1
ROZMIAR_I_1	Wejście	8 bitów	Odczyt rozmiaru serii z kanału odczytu 1
ARADDR_I_1	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 1
TABLICA_O_1	Wyjście	—	Potwierdzenie arbitra dla żądania odczytu z kanału odczytu 1
WAŻNY_O_1	Wyjście	—	Odczyt danych ważnych z kanału odczytu 1
RDATA_O_1	Wyjście	[SZEROKOŚĆ_DANYCH_AXI-1 : 0]	Odczyt danych z kanału odczytu 1
RLAST_O_1	Wyjście	—	Odczyt sygnału końca ramki z kanału odczytu 1
BUSER_O_r1	Wyjście	—	Zakończenie odczytu kanału 1
ARVALID_I_2	Wejście	—	Żądanie odczytu z kanału odczytu 2

………..nieprzerwany
Sygnał Nazwa	Kierunek	Szerokość	Opis
ROZMIAR_I_2	Wejście	8 bitów	Odczyt rozmiaru serii z kanału odczytu 2
ARADDR_I_2	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 2
TABLICA_O_2	Wyjście	—	Potwierdzenie arbitra dla żądania odczytu z kanału odczytu 2
WAŻNY_O_2	Wyjście	—	Odczyt danych ważnych z kanału odczytu 2
RDATA_O_2	Wyjście	[SZEROKOŚĆ_DANYCH_AXI-1 : 0]	Odczyt danych z kanału odczytu 2
RLAST_O_2	Wyjście	—	Odczyt sygnału końca ramki z kanału odczytu 2
BUSER_O_r2	Wyjście	—	Zakończenie odczytu kanału 2
ARVALID_I_3	Wejście	—	Żądanie odczytu z kanału odczytu 3
ROZMIAR_I_3	Wejście	8 bitów	Odczyt rozmiaru serii z kanału odczytu 3
ARADDR_I_3	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 3
TABLICA_O_3	Wyjście	—	Potwierdzenie arbitra dla żądania odczytu z kanału odczytu 3
WAŻNY_O_3	Wyjście	—	Odczyt danych ważnych z kanału odczytu 3
RDATA_O_3	Wyjście	[SZEROKOŚĆ_DANYCH_AXI-1 : 0]	Odczyt danych z kanału odczytu 3
RLAST_O_3	Wyjście	—	Odczyt sygnału końca ramki z kanału odczytu 3
BUSER_O_r3	Wyjście	—	Zakończenie odczytu kanału 3
ARVALID_I_4	Wejście	—	Żądanie odczytu z kanału odczytu 4
ROZMIAR_I_4	Wejście	8 bitów	Odczyt rozmiaru serii z kanału odczytu 4
ARADDR_I_4	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 4
TABLICA_O_4	Wyjście	—	Potwierdzenie arbitra dla żądania odczytu z kanału odczytu 4
WAŻNY_O_4	Wyjście	—	Odczyt danych ważnych z kanału odczytu 4
RDATA_O_4	Wyjście	[SZEROKOŚĆ_DANYCH_AXI-1 : 0]	Odczyt danych z kanału odczytu 4
RLAST_O_4	Wyjście	—	Odczyt sygnału końca ramki z kanału odczytu 4
BUSER_O_r4	Wyjście	—	Zakończenie odczytu kanału 4
ARVALID_I_5	Wejście	—	Żądanie odczytu z kanału odczytu 5
ROZMIAR_I_5	Wejście	8 bitów	Odczyt rozmiaru serii z kanału odczytu 5
ARADDR_I_5	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 5
TABLICA_O_5	Wyjście	—	Potwierdzenie arbitra dla żądania odczytu z kanału odczytu 5
WAŻNY_O_5	Wyjście	—	Odczyt danych ważnych z kanału odczytu 5
RDATA_O_5	Wyjście	[SZEROKOŚĆ_DANYCH_AXI-1 : 0]	Odczyt danych z kanału odczytu 5
RLAST_O_5	Wyjście	—	Odczyt sygnału końca ramki z kanału odczytu 5
BUSER_O_r5	Wyjście	—	Zakończenie odczytu kanału 5
ARVALID_I_6	Wejście	—	Żądanie odczytu z kanału odczytu 6
ROZMIAR_I_6	Wejście	8 bitów	Odczyt rozmiaru serii z kanału odczytu 6
ARADDR_I_6	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 6
TABLICA_O_6	Wyjście	—	Potwierdzenie arbitra dla żądania odczytu z kanału odczytu 6
WAŻNY_O_6	Wyjście	—	Odczyt danych ważnych z kanału odczytu 6
RDATA_O_6	Wyjście	[SZEROKOŚĆ_DANYCH_AXI-1 : 0]	Odczyt danych z kanału odczytu 6
RLAST_O_6	Wyjście	—	Odczyt sygnału końca ramki z kanału odczytu 6

………..nieprzerwany
Sygnał Nazwa	Kierunek	Szerokość	Opis
BUSER_O_r6	Wyjście	—	Zakończenie odczytu kanału 6
ARVALID_I_7	Wejście	—	Żądanie odczytu z kanału odczytu 7
ROZMIAR_I_7	Wejście	8 bitów	Odczyt rozmiaru serii z kanału odczytu 7
ARADDR_I_7	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 7
TABLICA_O_7	Wyjście	—	Potwierdzenie arbitra dla żądania odczytu z kanału odczytu 7
WAŻNY_O_7	Wyjście	—	Odczyt danych ważnych z kanału odczytu 7
RDATA_O_7	Wyjście	[SZEROKOŚĆ_DANYCH_AXI-1 : 0]	Odczyt danych z kanału odczytu 7
RLAST_O_7	Wyjście	—	Odczyt sygnału końca ramki z kanału odczytu 7
BUSER_O_r7	Wyjście	—	Zakończenie odczytu kanału 7
ROZMIAR_I_0	Wejście	8 bitów	Rozmiar serii zapisu dla kanału zapisu 0
WDATA_I_0	Wejście	[SZEROKOŚĆ_DANYCH_AXI-1:0]	Dane wideo Wejście do zapisu kanału 0
WAŻNY_I_0	Wejście	—	Zapisz dane ważne do zapisu kanału 0
WAŻNY_I_0	Wejście	—	Żądanie zapisu z kanału zapisu 0
AWADDR_I_0	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 0
OCZYWIŚCIE_O_0	Wyjście	—	Potwierdzenie arbitra dla żądania zapisu z kanału zapisu 0
BUSER_O_0	Wyjście	—	Zakończenie zapisu w celu zapisania kanału 0
ROZMIAR_I_1	Wejście	8 bitów	Rozmiar serii zapisu dla kanału zapisu 1
WDATA_I_1	Wejście	[SZEROKOŚĆ_DANYCH_AXI-1:0]	Dane wideo Wejście do zapisu kanału 1
WAŻNY_I_1	Wejście	—	Zapisz dane ważne do zapisu kanału 1
WAŻNY_I_1	Wejście	—	Żądanie zapisu z kanału zapisu 1
AWADDR_I_1	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 1
OCZYWIŚCIE_O_1	Wyjście	—	Potwierdzenie arbitra dla żądania zapisu z kanału zapisu 1
BUSER_O_1	Wyjście	—	Zakończenie zapisu w celu zapisania kanału 1
ROZMIAR_I_2	Wejście	8 bitów	Rozmiar serii zapisu dla kanału zapisu 2
WDATA_I_2	Wejście	[SZEROKOŚĆ_DANYCH_AXI-1:0]	Dane wideo Wejście do zapisu kanału 2
WAŻNY_I_2	Wejście	—	Zapisz dane ważne do zapisu kanału 2
WAŻNY_I_2	Wejście	—	Żądanie zapisu z kanału zapisu 2
AWADDR_I_2	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 2
OCZYWIŚCIE_O_2	Wyjście	—	Potwierdzenie arbitra dla żądania zapisu z kanału zapisu 2
BUSER_O_2	Wyjście	—	Zakończenie zapisu w celu zapisania kanału 2
ROZMIAR_I_3	Wejście	8 bitów	Rozmiar serii zapisu dla kanału zapisu 3
WDATA_I_3	Wejście	[SZEROKOŚĆ_DANYCH_AXI-1:0]	Dane wideo Wejście do zapisu kanału 3
WAŻNY_I_3	Wejście	—	Zapisz dane ważne do zapisu kanału 3
WAŻNY_I_3	Wejście	—	Żądanie zapisu z kanału zapisu 3
AWADDR_I_3	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 3
OCZYWIŚCIE_O_3	Wyjście	—	Potwierdzenie arbitra dla żądania zapisu z kanału zapisu 3
BUSER_O_3	Wyjście	—	Zakończenie zapisu w celu zapisania kanału 3
ROZMIAR_I_4	Wejście	8 bitów	Rozmiar serii zapisu dla kanału zapisu 4

………..nieprzerwany
Sygnał Nazwa	Kierunek	Szerokość	Opis
WDATA_I_4	Wejście	[SZEROKOŚĆ_DANYCH_AXI-1:0]	Dane wideo Wejście do zapisu kanału 4
WAŻNY_I_4	Wejście	—	Zapisz dane ważne do zapisu kanału 4
WAŻNY_I_4	Wejście	—	Żądanie zapisu z kanału zapisu 4
AWADDR_I_4	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 4
OCZYWIŚCIE_O_4	Wyjście	—	Potwierdzenie arbitra dla żądania zapisu z kanału zapisu 4
BUSER_O_4	Wyjście	—	Zakończenie zapisu w celu zapisania kanału 4
ROZMIAR_I_5	Wejście	8 bitów	Rozmiar serii zapisu dla kanału zapisu 5
WDATA_I_5	Wejście	[SZEROKOŚĆ_DANYCH_AXI-1:0]	Dane wideo Wejście do zapisu kanału 5
WAŻNY_I_5	Wejście	—	Zapisz dane ważne do zapisu kanału 5
WAŻNY_I_5	Wejście	—	Żądanie zapisu z kanału zapisu 5
AWADDR_I_5	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 5
OCZYWIŚCIE_O_5	Wyjście	—	Potwierdzenie arbitra dla żądania zapisu z kanału zapisu 5
BUSER_O_5	Wyjście	—	Zakończenie zapisu w celu zapisania kanału 5
ROZMIAR_I_6	Wejście	8 bitów	Rozmiar serii zapisu dla kanału zapisu 6
WDATA_I_6	Wejście	[SZEROKOŚĆ_DANYCH_AXI-1:0]	Dane wideo Wejście do zapisu kanału 6
WAŻNY_I_6	Wejście	—	Zapisz dane ważne do zapisu kanału 6
WAŻNY_I_6	Wejście	—	Żądanie zapisu z kanału zapisu 6
AWADDR_I_6	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 6
OCZYWIŚCIE_O_6	Wyjście	—	Potwierdzenie arbitra dla żądania zapisu z kanału zapisu 6
BUSER_O_6	Wyjście	—	Zakończenie zapisu w celu zapisania kanału 6
ROZMIAR_I_7	Wejście	8 bitów	Rozmiar serii zapisu z kanału zapisu 7
WDATA_I_7	Wejście	[SZEROKOŚĆ_DANYCH_AXI-1:0]	Dane wideo Wejście do zapisu kanału 7
WAŻNY_I_7	Wejście	—	Zapisz dane ważne do zapisu kanału 7
WAŻNY_I_7	Wejście	—	Napisz prośbę z kanału zapisu 7
AWADDR_I_7	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 7
OCZYWIŚCIE_O_7	Wyjście	—	Potwierdzenie arbitra dla żądania zapisu z kanału zapisu 7
BUSER_O_7	Wyjście	—	Zakończenie zapisu w celu zapisania kanału 7

W poniższej tabeli wymieniono porty wejściowe i wyjściowe arbitra DDR AXI4 dla interfejsu natywnego.
Tabela 2-3. Porty wejściowe i wyjściowe dla natywnego interfejsu arbitra

Sygnał Nazwa	Kierunek	Szerokość	Opis
reset_i	Wejście	—	Aktywny niski asynchroniczny sygnał resetu do projektu
sys_clk_i	Wejście	—	Zegar systemowy
ddr_ctrl_ready_i	Wejście	—	Otrzymuje sygnał wejściowy gotowości z kontrolera DDR
r0_wymaganie_i	Wejście	—	Odczyt żądania od inicjatora 0
r0_rozmiar_wybuchu_i	Wejście	8 bitów	Przeczytaj rozmiar serii
r0_rstart_addr_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 0
r0_ack_o	Wyjście	—	Potwierdzenie arbitra odczytu żądania od inicjatora 0

………..nieprzerwany
Sygnał Nazwa	Kierunek	Szerokość	Opis
r0_data_valid_o	Wyjście	—	Odczyt danych ważnych z kanału odczytu 0
r0_done_o	Wyjście	—	Zakończenie odczytu do inicjatora 0
r1_wymaganie_i	Wejście	—	Odczyt żądania od inicjatora 1
r1_rozmiar_wybuchu_i	Wejście	8 bitów	Przeczytaj rozmiar serii
r1_rstart_addr_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 1
r1_ack_o	Wyjście	—	Potwierdzenie arbitra odczytu żądania od inicjatora 1
r1_data_valid_o	Wyjście	—	Odczyt danych ważnych z kanału odczytu 1
r1_done_o	Wyjście	—	Zakończenie odczytu do inicjatora 1
r2_wymaganie_i	Wejście	—	Odczyt żądania od inicjatora 2
r2_rozmiar_wybuchu_i	Wejście	8 bitów	Przeczytaj rozmiar serii
r2_rstart_addr_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 2
r2_ack_o	Wyjście	—	Potwierdzenie arbitra odczytu żądania od inicjatora 2
r2_data_valid_o	Wyjście	—	Odczyt danych ważnych z kanału odczytu 2
r2_done_o	Wyjście	—	Zakończenie odczytu do inicjatora 2
r3_wymaganie_i	Wejście	—	Odczyt żądania od inicjatora 3
r3_rozmiar_wybuchu_i	Wejście	8 bitów	Przeczytaj rozmiar serii
r3_rstart_addr_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 3
r3_ack_o	Wyjście	—	Potwierdzenie arbitra odczytu żądania od inicjatora 3
r3_data_valid_o	Wyjście	—	Odczyt danych ważnych z kanału odczytu 3
r3_done_o	Wyjście	—	Zakończenie odczytu do inicjatora 3
r4_wymaganie_i	Wejście	—	Odczyt żądania od inicjatora 4
r4_rozmiar_wybuchu_i	Wejście	8 bitów	Przeczytaj rozmiar serii
r4_rstart_addr_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 4
r4_ack_o	Wyjście	—	Potwierdzenie arbitra odczytu żądania od inicjatora 4
r4_data_valid_o	Wyjście	—	Odczyt danych ważnych z kanału odczytu 4
r4_done_o	Wyjście	—	Zakończenie odczytu do inicjatora 4
r5_wymaganie_i	Wejście	—	Odczyt żądania od inicjatora 5
r5_rozmiar_wybuchu_i	Wejście	8 bitów	Przeczytaj rozmiar serii
r5_rstart_addr_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 5
r5_ack_o	Wyjście	—	Potwierdzenie arbitra odczytu żądania od inicjatora 5
r5_data_valid_o	Wyjście	—	Odczyt danych ważnych z kanału odczytu 5
r5_done_o	Wyjście	—	Zakończenie odczytu do inicjatora 5
r6_wymaganie_i	Wejście	—	Odczyt żądania od inicjatora 6
r6_rozmiar_wybuchu_i	Wejście	8 bitów	Przeczytaj rozmiar serii
r6_rstart_addr_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 6
r6_ack_o	Wyjście	—	Potwierdzenie arbitra odczytu żądania od inicjatora 6
r6_data_valid_o	Wyjście	—	Odczyt danych ważnych z kanału odczytu 6
r6_done_o	Wyjście	—	Zakończenie odczytu do inicjatora 6
r7_wymaganie_i	Wejście	—	Odczyt żądania od inicjatora 7
r7_rozmiar_wybuchu_i	Wejście	8 bitów	Przeczytaj rozmiar serii

………..nieprzerwany
Sygnał Nazwa	Kierunek	Szerokość	Opis
r7_rstart_addr_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, z którego należy rozpocząć odczyt dla kanału odczytu 7
r7_ack_o	Wyjście	—	Potwierdzenie arbitra odczytu żądania od inicjatora 7
r7_data_valid_o	Wyjście	—	Odczyt danych ważnych z kanału odczytu 7
r7_done_o	Wyjście	—	Zakończenie odczytu do inicjatora 7
rdata_o	Wyjście	[SZEROKOŚĆ_DANYCH_AXI – 1:0]	Wyjście danych wideo z kanału odczytu
w0_rozmiar_wybuchu_i	Wejście	8 bitów	Napisz rozmiar serii
w0_data_i	Wejście	[SZEROKOŚĆ_DANYCH_AXI – 1:0]	Wejście danych wideo do kanału zapisu 0
w0_data_valid_i	Wejście	—	Zapisz dane ważne do zapisu kanału 0
w0_req_i	Wejście	—	Napisz żądanie od inicjatora 0
w0_adres_startowy_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 0
w0_ack_o	Wyjście	—	Potwierdzenie arbitra, że inicjator napisał żądanie 0
w0_done_o	Wyjście	—	Zakończenie zapisu do inicjatora 0
w1_rozmiar_wybuchu_i	Wejście	8 bitów	Napisz rozmiar serii
w1_data_i	Wejście	[SZEROKOŚĆ_DANYCH_AXI – 1:0]	Wejście danych wideo do kanału zapisu 1
w1_data_valid_i	Wejście	—	Zapisz dane ważne do zapisu kanału 1
w1_req_i	Wejście	—	Napisz żądanie od inicjatora 1
w1_adres_startowy_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 1
w1_ack_o	Wyjście	—	Potwierdzenie arbitra, że inicjator napisał żądanie 1
w1_done_o	Wyjście	—	Zakończenie zapisu do inicjatora 1
w2_rozmiar_wybuchu_i	Wejście	8 bitów	Napisz rozmiar serii
w2_data_i	Wejście	[SZEROKOŚĆ_DANYCH_AXI – 1:0]	Wejście danych wideo do kanału zapisu 2
w2_data_valid_i	Wejście	—	Zapisz dane ważne do zapisu kanału 2
w2_req_i	Wejście	—	Napisz żądanie od inicjatora 2
w2_adres_startowy_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 2
w2_ack_o	Wyjście	—	Potwierdzenie arbitra, że inicjator napisał żądanie 2
w2_done_o	Wyjście	—	Zakończenie zapisu do inicjatora 2
w3_rozmiar_wybuchu_i	Wejście	8 bitów	Napisz rozmiar serii
w3_data_i	Wejście	[SZEROKOŚĆ_DANYCH_AXI – 1:0]	Wejście danych wideo do kanału zapisu 3
w3_data_valid_i	Wejście	—	Zapisz dane ważne do zapisu kanału 3
w3_req_i	Wejście	—	Napisz żądanie od inicjatora 3
w3_adres_startowy_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 3
w3_ack_o	Wyjście	—	Potwierdzenie arbitra, że inicjator napisał żądanie 3
w3_done_o	Wyjście	—	Zakończenie zapisu do inicjatora 3
w4_rozmiar_wybuchu_i	Wejście	8 bitów	Napisz rozmiar serii
w4_data_i	Wejście	[SZEROKOŚĆ_DANYCH_AXI – 1:0]	Wejście danych wideo do kanału zapisu 4
w4_data_valid_i	Wejście	—	Zapisz dane ważne do zapisu kanału 4
w4_req_i	Wejście	—	Napisz żądanie od inicjatora 4
w4_adres_startowy_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 4

………..nieprzerwany
Sygnał Nazwa	Kierunek	Szerokość	Opis
w4_ack_o	Wyjście	—	Potwierdzenie arbitra, że inicjator napisał żądanie 4
w4_done_o	Wyjście	—	Zakończenie zapisu do inicjatora 4
w5_rozmiar_wybuchu_i	Wejście	8 bitów	Napisz rozmiar serii
w5_data_i	Wejście	[SZEROKOŚĆ_DANYCH_AXI – 1:0]	Wejście danych wideo do kanału zapisu 5
w5_data_valid_i	Wejście	—	Zapisz dane ważne do zapisu kanału 5
w5_req_i	Wejście	—	Napisz żądanie od inicjatora 5
w5_adres_startowy_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 5
w5_ack_o	Wyjście	—	Potwierdzenie arbitra, że inicjator napisał żądanie 5
w5_done_o	Wyjście	—	Zakończenie zapisu do inicjatora 5
w6_rozmiar_wybuchu_i	Wejście	8 bitów	Napisz rozmiar serii
w6_data_i	Wejście	[SZEROKOŚĆ_DANYCH_AXI – 1:0]	Wejście danych wideo do kanału zapisu 6
w6_data_valid_i	Wejście	—	Zapisz dane ważne do zapisu kanału 6
w6_req_i	Wejście	—	Napisz żądanie od inicjatora 6
w6_adres_startowy_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 6
w6_ack_o	Wyjście	—	Potwierdzenie arbitra, że inicjator napisał żądanie 6
w6_done_o	Wyjście	—	Zakończenie zapisu do inicjatora 6
w7_rozmiar_wybuchu_i	Wejście	8 bitów	Napisz rozmiar serii
w7_data_i	Wejście	[SZEROKOŚĆ_DANYCH_AXI – 1:0]	Wejście danych wideo do kanału zapisu 7
w7_data_valid_i	Wejście	—	Zapisz dane ważne do zapisu kanału 7
w7_req_i	Wejście	—	Napisz żądanie od inicjatora 7
w7_adres_startowy_i	Wejście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres DDR, do którego ma nastąpić zapis z kanału zapisu 7
w7_ack_o	Wyjście	—	Potwierdzenie arbitra, że inicjator napisał żądanie 7
w7_done_o	Wyjście	—	Zakończenie zapisu do inicjatora 7
Sygnały AXI I/F
Odczyt kanału adresowego
suchy	Wyjście	[SZEROKOŚĆ_ID_AXI – 1:0]	Przeczytaj identyfikator adresu. Identyfikacja tag dla odczytywanej grupy adresowej sygnałów.
araddr_o	Wyjście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres odczytu. Podaje początkowy adres transakcji serii odczytu. Podano tylko adres początkowy serii.
arlen_o	Wyjście	[7:0]	Długość wybuchu. Podaje dokładną liczbę transferów w serii. Ta informacja określa liczbę transferów danych związanych z adresem.
rozmiar_o	Wyjście	[2:0]	Rozmiar serii. Rozmiar każdego transferu w serii.
arburst_o	Wyjście	[1:0]	Typ wybuchu. W połączeniu z informacjami o rozmiarze szczegółowo określa, w jaki sposób obliczany jest adres dla każdego transferu w serii. Naprawiono na 2'b01 à Przyrostowy pakiet adresów.
arlock_o	Wyjście	[1:0]	Rodzaj blokady. Zawiera dodatkowe informacje o właściwościach atomowych transferu. Naprawiono na 2'b00 w dostępie normalnym.

………..nieprzerwany
Sygnał Nazwa	Kierunek	Szerokość	Opis
arcache_o	Wyjście	[3:0]	Typ pamięci podręcznej. Zawiera dodatkowe informacje o buforowanych właściwościach transferu. Naprawiono na 4'b0000 à Niemożliwe do buforowania i przechowywania w pamięci podręcznej.
arprot_o	Wyjście	[2:0]	Typ ochrony. Dostarcza informacji o jednostce ochrony dla transakcji. Naprawiono na 3'b000 à Normalny, bezpieczny dostęp do danych.
arvalid_o	Wyjście	—	Odczyt adresu jest prawidłowy. Gdy stan jest wysoki, odczyt adresu i informacje sterujące są prawidłowe i pozostają wysokie, dopóki sygnał potwierdzenia adresu, już wcześniej, nie będzie wysoki. 1 = Informacje dotyczące adresu i kontroli są prawidłowe 0 = Informacje dotyczące adresu i kontroli są nieprawidłowe
już_o	Wejście	—	Read address ready. Cel jest gotowy do zaakceptowania adresu i powiązanych sygnałów sterujących. 1 = cel gotowy 0 = cel nie jest gotowy
Odczyt kanału danych
eliminować	Wejście	[SZEROKOŚĆ_ID_AXI – 1:0]	Przeczytaj identyfikator tag. ID tag grupy odczytanych danych sygnałów. Wartość rid jest generowana przez cel i musi odpowiadać wartości arid transakcji odczytu, na którą odpowiada.
dane rdata	Wejście	[SZEROKOŚĆ_DANYCH_AXI – 1:0]	Przeczytaj dane
nieodpowiedzieć	Wejście	[1:0]	Przeczytaj odpowiedź. Status odczytu transferu. Dozwolone odpowiedzi to OKAY, EXOKAY, SLVERR i DECERR.
ostatni	Wejście	—	Przeczytaj na końcu. Ostatni transfer w serii odczytów.
ważny	Wejście	—	Odczyt jest prawidłowy. Wymagane dane do odczytu są dostępne i transfer odczytu może zostać ukończony. 1 = dostępne dane do odczytu 0 = odczyt danych niedostępny
już gotowy	Wyjście	—	Odczyt gotowy. Inicjator może zaakceptować odczytane dane i informacje odpowiedzi. 1= inicjator gotowy 0 = inicjator nie jest gotowy
Wpisz adres Kanał
zły	Wyjście	[SZEROKOŚĆ_ID_AXI – 1:0]	Wpisz identyfikator adresu. Identyfikacja tag dla grupy adresów zapisu sygnałów.
awaddr	Wyjście	[SZEROKOŚĆ_ADRESU_AXI – 1:0]	Adres zapisu. Podaje adres pierwszego transferu w transakcji zapisu serii. Powiązane sygnały sterujące są używane do określania adresów pozostałych transferów w serii.
szydło	Wyjście	[7:0]	Długość wybuchu. Podaje dokładną liczbę transferów w serii. Ta informacja określa liczbę transferów danych związanych z adresem.
rozmiar	Wyjście	[2:0]	Rozmiar wybuchu. Rozmiar każdego transferu w serii. Stroboskopy pasów bajtów wskazują dokładnie, które tory bajtów mają zostać zaktualizowane.
wybuch	Wyjście	[1:0]	Typ wybuchu. W połączeniu z informacjami o rozmiarze szczegółowo określa, w jaki sposób obliczany jest adres dla każdego transferu w serii. Naprawiono na 2'b01 à Przyrostowy pakiet adresów.

………..nieprzerwany
Sygnał Nazwa	Kierunek	Szerokość	Opis
awlock	Wyjście	[1:0]	Rodzaj blokady. Zawiera dodatkowe informacje o właściwościach atomowych transferu. Naprawiono na 2'b00 w dostępie normalnym.
awcache	Wyjście	[3:0]	Typ pamięci podręcznej. Wskazuje buforowalne, buforowalne, write-through, write-back i allocate atrybuty transakcji. Naprawiono na 4'b0000 à Niemożliwe do buforowania i przechowywania w pamięci podręcznej.
awprot	Wyjście	[2:0]	Typ ochrony. Wskazuje normalny, uprzywilejowany lub bezpieczny poziom ochrony transakcji oraz czy transakcja jest dostępem do danych czy dostępem do instrukcji. Stały na 3'b000 à Normalny, bezpieczny dostęp do danych.
nieważny	Wyjście	—	Adres zapisu jest prawidłowy. Oznacza, że dostępny jest prawidłowy adres zapisu i informacje kontrolne. 1 = dostępne informacje o adresie i sterowaniu 0 = informacje o adresie i kontroli niedostępne. Informacje o adresie i kontroli pozostają stabilne, dopóki sygnał potwierdzenia adresu, już teraz, nie stanie się HIGH.
już	Wejście	—	Write address ready. Wskazuje, że cel jest gotowy do zaakceptowania adresu i powiązanych sygnałów sterujących. 1 = cel gotowy 0 = cel nie jest gotowy
Zapisz kanał danych
wdata	Wyjście	[SZEROKOŚĆ_DANYCH_AXI – 1:0]	Zapisz dane
wstrb	Wyjście	[SZEROKOŚĆ_DANYCH_AXI – 8:0]	Stroby zapisu. Ten sygnał wskazuje, które ścieżki bajtów mają zostać zaktualizowane w pamięci. Istnieje jeden strob zapisu dla każdych ośmiu bitów magistrali danych zapisu.
w końcu	Wyjście	—	Napisz ostatni. Ostatni transfer w serii zapisu.
nieważny	Wyjście	—	Zapis jest prawidłowy. Dostępne są prawidłowe dane zapisu i stroboskopy. 1 = dane zapisu i stroboskopy są dostępne 0 = dane do zapisu i sygnały stroboskopowe niedostępne
gotowy	Wejście	—	Gotowość do zapisu. Cel może zaakceptować dane do zapisu. 1 = cel gotowy 0 = cel nie jest gotowy
Zapisz kanał odpowiedzi
oferta	Wejście	[SZEROKOŚĆ_ID_AXI – 1:0]	Identyfikator odpowiedzi. Identyfikacja tag odpowiedzi zapisu. Wartość oferty musi odpowiadać wartości awid transakcji zapisu, na którą odpowiada cel.
krótki	Wejście	[1:0]	Odpowiedź zapisu. Status transakcji zapisu. Dozwolone odpowiedzi to OKAY, EXOKAY, SLVERR i DECERR.
ważny	Wejście	—	Odpowiedź zapisu jest prawidłowa. Dostępna jest prawidłowa odpowiedź zapisu. 1 = odpowiedź zapisu jest dostępna 0 = odpowiedź zapisu niedostępna
chlebowy	Wyjście	—	Odpowiedź gotowa. Inicjator może zaakceptować informacje o odpowiedzi. 1 = inicjator gotowy 0 = inicjator nie jest gotowy

Diagramy czasowe (zadaj pytanie)
W tej sekcji omówiono diagramy czasowe DDR_AXI4_Arbiter. Poniższe rysunki pokazują połączenie wejść żądania odczytu i zapisu, adres pamięci początkowej, wejścia zapisu z zewnętrznego inicjatora, potwierdzenie odczytu lub zapisu oraz wejścia zakończenia odczytu lub zapisu podane przez arbitra.
Rysunek 3-1. Diagram czasowy dla sygnałów używanych do zapisu/odczytu przez interfejs AXI4

Stanowisko testowe (zadaj pytanie)
Zunifikowany testbench jest używany do weryfikacji i testowania DDR_AXI4_Arbiter, nazywany testbench użytkownika. Testbench jest dostarczany w celu sprawdzenia funkcjonalności DDR_AXI4_Arbiter IP. Ten testbench działa tylko dla dwóch kanałów odczytu i dwóch kanałów zapisu z konfiguracją interfejsu magistrali.
Symulacja (zadaj pytanie)
Poniższe kroki opisują, jak symulować rdzeń za pomocą stanowiska testowego:

Otwórz kartę Libero® SoC Catalog, rozwiń Solutions-Video, kliknij dwukrotnie DDR_AXI4_Arbiter, a następnie kliknij OK. Dokumentacja powiązana z IP jest wymieniona w Documentation. Ważne: Jeśli nie widzisz karty Catalog, przejdź do View > Windows i kliknij opcję Katalog, aby była widoczna.

Rysunek 4-1. DDR_AXI4_Arbiter IP Core w katalogu Libero SoC

Okno Utwórz komponent pojawia się jak pokazano poniżej. Kliknij OK. Upewnij się, że Nazwa to DDR_AXI4_ARBITER_PF_C0.
Rysunek 4-2. Utwórz komponent

Skonfiguruj adres IP dla 2 kanałów odczytu, 2 kanałów zapisu i wybierz opcję Interfejs magistrali, jak pokazano na poniższym rysunku, a następnie kliknij przycisk OK, aby wygenerować adres IP.
Rysunek 4-3. Konfiguracja

Na karcie Hierarchia bodźców wybierz środowisko testowe (DDR_AXI4_ARBITER_PF_tb.v), kliknij prawym przyciskiem myszy, a następnie kliknij opcję Symuluj projekt przed syntezą > Otwórz interaktywnie.
Ważny: Jeśli nie widzisz karty Hierarchia bodźców, przejdź do View > menu Windows i kliknij opcję Hierarchia bodźców, aby była widoczna.
Rysunek 4-4. Symulacja projektu przed synteząModelSim otwiera się z testbench file, jak pokazano na poniższym rysunku.
Rysunek 4-5. Okno symulacji ModelSim

Ważny: Jeśli symulacja zostanie przerwana z powodu limitu czasu działania określonego w pliku .do file, użyj polecenia run -all, aby zakończyć symulację.
Historia zmian (zadaj pytanie)
Historia rewizji opisuje zmiany, które zostały wprowadzone w dokumencie. Zmiany są wymienione według rewizji, zaczynając od najnowszej publikacji.
Tabela 5-1. Historia rewizji

Rewizja	Data	Opis
A	04/2023	Poniżej znajduje się lista zmian w rewizji A dokumentu: • Migracja dokumentu do szablonu Microchip. • Zaktualizowano numer dokumentu z 00004976 na DS50200950A. • Dodano 4. Stanowisko testowe.
2.0	—	Poniżej znajduje się lista zmian w wersji 2.0 dokumentu: • Dodano Rysunek 1-2. • Dodano Tabela 2-2. • Zaktualizowano nazwy niektórych sygnałów wejściowych i wyjściowych w Tabela 2-2.
1.0	—	Pierwsze wydanie.

Obsługa mikroczipów FPGA (zadaj pytanie)
Grupa produktów Microchip FPGA wspiera swoje produkty różnymi usługami wsparcia, w tym Customer Service, Customer Technical Support Center, a webmiejscu i biurach sprzedaży na całym świecie. Sugeruje się, aby klienci odwiedzili zasoby internetowe firmy Microchip przed skontaktowaniem się z pomocą techniczną, ponieważ jest bardzo prawdopodobne, że udzielono już odpowiedzi na ich pytania. Skontaktuj się z Centrum pomocy technicznej za pośrednictwem webstrona na www.microchip.com/support. Podaj numer części urządzenia FPGA, wybierz odpowiednią kategorię obudowy i prześlij projekt files podczas tworzenia zgłoszenia pomocy technicznej. Skontaktuj się z działem obsługi klienta, aby uzyskać nietechniczną pomoc dotyczącą produktu, taką jak ceny produktów, aktualizacje produktów, zaktualizowane informacje, status zamówienia i autoryzacja.

Z Ameryki Północnej zadzwoń pod numer 800.262.1060
Z reszty świata zadzwoń pod numer 650.318.4460
Faks z dowolnego miejsca na świecie: 650.318.8044

Informacje o mikroczipie (zadaj pytanie)

Mikrochip Webstrona (zadaj pytanie)
Firma Microchip zapewnia wsparcie online za pośrednictwem naszego webmiejsce na www.microchip.com/. Ten webstrona służy do tworzenia files i informacje łatwo dostępne dla klientów. Niektóre z dostępnych treści obejmują:

Wsparcie produktu – Arkusze danych i errata, notatki aplikacyjne i sampprogramy, zasoby projektowe, podręczniki użytkownika i dokumenty wsparcia dla sprzętu, najnowsze wersje oprogramowania i oprogramowanie zarchiwizowane
Ogólne wsparcie techniczne – Często zadawane pytania (FAQ), prośby o wsparcie techniczne, internetowe grupy dyskusyjne, lista członków programu partnerów projektowych Microchip
Biznes Microchip – Przewodniki wyboru i zamawiania produktów, najnowsze komunikaty prasowe Microchip, lista seminariów i wydarzeń, lista biur sprzedaży Microchip, dystrybutorów i przedstawicieli fabryk

Usługa powiadamiania o zmianie produktu (zadaj pytanie)
Usługa powiadamiania o zmianach produktów firmy Microchip pomaga klientom na bieżąco informować o produktach firmy Microchip. Abonenci będą otrzymywać powiadomienia e-mailem o wszelkich zmianach, aktualizacjach, poprawkach lub błędach związanych z określoną rodziną produktów lub interesującym ich narzędziem programistycznym. Aby się zarejestrować, przejdź do www.microchip.com/pcn i postępuj zgodnie z instrukcją rejestracji.
Obsługa klienta (zadaj pytanie)
Użytkownicy produktów Microchip mogą uzyskać pomoc za pośrednictwem kilku kanałów:

Dystrybutor lub przedstawiciel
Lokalne Biuro Sprzedaży
Inżynier ds. rozwiązań wbudowanych (ESE)
Wsparcie techniczne

Klienci powinni skontaktować się ze swoim dystrybutorem, przedstawicielem lub ESE w celu uzyskania pomocy. Dostępne są również lokalne biura sprzedaży, które służą pomocą klientom. W tym dokumencie znajduje się wykaz biur sprzedaży i lokalizacji. Wsparcie techniczne jest dostępne za pośrednictwem webstrona pod adresem: www.microchip.com/support.
Microchip wprowadza funkcję ochrony kodu (Zadaj pytanie)
Należy zwrócić uwagę na następujące szczegóły dotyczące funkcji ochrony kodu w produktach Microchip:

Produkty Microchip spełniają specyfikacje zawarte w ich konkretnych Kartach Danych Microchip.
Firma Microchip uważa, że jej rodzina produktów jest bezpieczna, gdy jest używana zgodnie z przeznaczeniem, zgodnie ze specyfikacjami roboczymi i w normalnych warunkach.
Microchip ceni i agresywnie chroni swoje prawa własności intelektualnej. Próby naruszenia funkcji ochrony kodu produktu Microchip są surowo zabronione i mogą naruszać DigitalMillennium Copyright Act.
Ani Microchip, ani żaden inny producent półprzewodników nie może zagwarantować bezpieczeństwa swojego kodu. Ochrona kodu nie oznacza, że gwarantujemy, że produkt jest „niezniszczalny”. Ochrona kodu stale ewoluuje. Microchip zobowiązuje się do ciągłego ulepszania funkcji ochrony kodu naszych produktów.

Nota prawna (zadaj pytanie)
Niniejsza publikacja i zawarte w niej informacje mogą być wykorzystywane wyłącznie z produktami firmy Microchip, w tym do projektowania, testowania i integrowania produktów firmy Microchip z aplikacją użytkownika. Wykorzystanie tych informacji w jakikolwiek inny sposób narusza niniejsze warunki. Informacje dotyczące aplikacji urządzenia są dostarczane wyłącznie dla wygody użytkownika i mogą zostać zastąpione aktualizacjami. Twoim obowiązkiem jest upewnić się, że Twoja aplikacja spełnia Twoje specyfikacje. Aby uzyskać dodatkowe wsparcie, skontaktuj się z lokalnym biurem sprzedaży firmy Microchip lub uzyskaj dodatkowe wsparcie pod adresem www.microchip.com/en-us/support/design-help/ client-support-services. INFORMACJE TE SĄ DOSTARCZANE PRZEZ MICROCHIP „TAKIE, JAKIE SĄ”. MICROCHIP NIE UDZIELA ŻADNYCH OŚWIADCZEŃ ANI GWARANCJI ŻADNEGO RODZAJU, WYRAŹNYCH ANI DOROZUMIANYCH, PISEMNYCH ANI USTNYCH, USTAWOWYCH ANI INNYCH, ZWIĄZANYCH Z INFORMACJAMI, W TYM MIĘDZY INNYMI JAKICHKOLWIEK DOROZUMIANYCH GWARANCJI NIENARUSZALNOŚCI, PRZYDATNOŚCI HANDLOWEJ I PRZYDATNOŚCI DO OKREŚLONEGO CELU LUB GWARANCJI ZWIĄZANYCH Z ICH STANEM, JAKOŚCIĄ LUB WYDAJNOŚCIĄ. W ŻADNYM WYPADKU MICROCHIP NIE PONOSI ODPOWIEDZIALNOŚCI ZA JAKIEKOLWIEK POŚREDNIE, SPECJALNE, KARNE, PRZYPADKOWE LUB WTÓRNE STRATY, USZKODZENIA, KOSZTY LUB WYDATKI JAKIEGOKOLWIEK RODZAJU ZWIĄZANE Z INFORMACJAMI LUB ICH WYKORZYSTANIEM, NIEZALEŻNIE OD SPOSOBU POWSTANIA, NAWET JEŚLI MICROCHIP ZOSTAŁ POINFORMOWANY O MOŻLIWOŚCI LUB SZKODY SĄ PRZEWIDYWALNE? W PEŁNYM ZAKRESIE DOZWOLONYM PRZEZ PRAWO, CAŁKOWITA ODPOWIEDZIALNOŚĆ MICROCHIP ZA WSZYSTKIE ROSZCZENIA W JAKIKOLWIEK SPOSÓB ZWIĄZANE Z INFORMACJAMI LUB ICH WYKORZYSTANIEM NIE PRZEKROCZY LICZBY OPŁAT, JEŚLI TAKIE BYŁY, KTÓRE ZAPŁACIŁEŚ BEZPOŚREDNIO MICROCHIP ZA INFORMACJE. Korzystanie z urządzeń Microchip w podtrzymywaniu życia i/lub aplikacjach bezpieczeństwa odbywa się wyłącznie na ryzyko kupującego, a kupujący zgadza się bronić, zabezpieczać i chronić Microchip przed wszelkimi szkodami, roszczeniami, pozwami lub wydatkami wynikającymi z takiego użytkowania. Żadne licencje nie są przekazywane, w sposób dorozumiany lub inny, na mocy jakichkolwiek praw własności intelektualnej Microchip, chyba że zaznaczono inaczej.
Znaki towarowe (zadaj pytanie)
Nazwa i logo Microchip, logo Microchip, Adaptec, AVR, logo AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, logo Microsemi, MOST, logo MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, logo PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, logo SST, SuperFlash, Symmetricom, SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron i XMEGA są zarejestrowanymi znakami towarowymi firmy Microchip Technology Incorporated w USA i inne kraje. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, logo ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime i ZL są zarejestrowanymi znakami towarowymi Microchip Technology Incorporated w USA Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching, BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, programowanie szeregowe w układzie, ICSP, INICnet, inteligentne łączenie równoległe, IntelliMOS, łączność między układami, JitterBlocker, pokrętło na wyświetlaczu, KoD, maxCrypto, maxView, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX , RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect i ZENA są znakami towarowymi Microchip Technology Incorporated w USA i innych krajach. SQTP jest znakiem usługowym Microchip Technology Incorporated w USA Logo Adaptec, Frequency on Demand, Silicon Storage Technology i Symmcom są zarejestrowanymi znakami towarowymi Microchip Technology Inc. w innych krajach. GestIC jest zarejestrowanym znakiem towarowym Microchip Technology Germany II GmbH & Co. KG, spółki zależnej Microchip Technology Inc., w innych krajach. Wszystkie inne znaki towarowe wymienione w niniejszym dokumencie są własnością ich odpowiednich firm. © 2023, Microchip Technology Incorporated i jej spółki zależne. Wszelkie prawa zastrzeżone.
Numer katalogowy: 978-1-6683-2302-1 System zarządzania jakością (Zadaj pytanie) Aby uzyskać informacje dotyczące systemów zarządzania jakością firmy Microchip, odwiedź stronę www.microchip.com/jakość.

Sprzedaż i serwis na całym świecie

AMERYKA

AZJA/PACYFIK

EUROPA

Zbiorowy Biuro

2355 West Chandler Blvd. Chandlera, AZ 85224-6199

Telefon: 480-792-7200

Faks: 480-792-7277

Wsparcie techniczne: www.microchip.com/support Web Adres: www.microchip.com

Atlanta

Duluth, GA

Telefon: 678-957-9614

Faks: 678-957-1455

Austin, Teksas

Telefon: 512-257-3370

Boston Westborough, MA Tel: 774-760-0087

Faks: 774-760-0088

Chicago

Itasca, IL

Telefon: 630-285-0071

Faks: 630-285-0075

Dallas

Addison, TX

Telefon: 972-818-7423

Faks: 972-818-2924

Detroit

Novi, MI

Telefon: 248-848-4000

Houston, Teksas

Telefon: 281-894-5983

Indianapolis Noblesville, IN Tel: 317-773-8323

Faks: 317-773-5453

Telefon: 317-536-2380

Los Angeles Mission Viejo, Kalifornia Tel: 949-462-9523

Faks: 949-462-9608

Telefon: 951-273-7800

Raleigh, Karolina Północna

Telefon: 919-844-7510

Nowy Jork, NY

Telefon: 631-435-6000

San Jose, Kalifornia

Telefon: 408-735-9110

Telefon: 408-436-4270

Kanada – Toronto

Telefon: 905-695-1980

Faks: 905-695-2078

Australia – Sydney

Telefon: 61-2-9868-6733

Chiny – Pekin

Telefon: 86-10-8569-7000

Chiny – Chengdu

Telefon: 86-28-8665-5511

Chiny – Chongqing

Telefon: 86-23-8980-9588

Chiny – Dongguan

Telefon: 86-769-8702-9880

Chiny – Kanton

Telefon: 86-20-8755-8029

Chiny – Hangzhou

Telefon: 86-571-8792-8115

Chiny – Hongkong SAR

Telefon: 852-2943-5100

Chiny – Nankin

Telefon: 86-25-8473-2460

Chiny – Qingdao

Telefon: 86-532-8502-7355

Chiny – Szanghaj

Telefon: 86-21-3326-8000

Chiny – Shenyang

Telefon: 86-24-2334-2829

Chiny – Shenzhen

Telefon: 86-755-8864-2200

Chiny – Suzhou

Telefon: 86-186-6233-1526

Chiny – Wuhan

Telefon: 86-27-5980-5300

Chiny – Xian

Telefon: 86-29-8833-7252

Chiny – Xiamen

Telefon: 86-592-2388138

Chiny – Zhuhai

Telefon: 86-756-3210040

Indie – Bangalore

Telefon: 91-80-3090-4444

Indie – Nowe Delhi

Telefon: 91-11-4160-8631

Indie – Pune

Telefon: 91-20-4121-0141

Japonia – Osaka

Telefon: 81-6-6152-7160

Japonia – Tokio

Tel: 81-3-6880-3770

Korea – Daegu

Telefon: 82-53-744-4301

Korea – Seul

Telefon: 82-2-554-7200

Malezja - Kuala Lumpur

Telefon: 60-3-7651-7906

Malezja – Penang

Telefon: 60-4-227-8870

Filipiny – Manila

Telefon: 63-2-634-9065

Singapur

Telefon: 65-6334-8870

Tajwan – Hsin Chu

Telefon: 886-3-577-8366

Tajwan – Kaohsiung

Telefon: 886-7-213-7830

Tajwan – Tajpej

Telefon: 886-2-2508-8600

Tajlandia – Bangkok

Telefon: 66-2-694-1351

Wietnam – Ho Chi Minh

Telefon: 84-28-5448-2100

Austria – Wels

Telefon: 43-7242-2244-39

Faks: 43-7242-2244-393

Dania – Kopenhaga

Telefon: 45-4485-5910

Faks: 45-4485-2829

Finlandia – Espoo

Telefon: 358-9-4520-820

Francja – Paryż

Tel: 33-1-69-53-63-20

Fax: 33-1-69-30-90-79

Niemcy – Garching

Telefon: 49-8931-9700

Niemcy – Haan

Telefon: 49-2129-3766400

Niemcy – Heilbronn

Telefon: 49-7131-72400

Niemcy – Karlsruhe

Telefon: 49-721-625370

Niemcy – Monachium

Tel: 49-89-627-144-0

Fax: 49-89-627-144-44

Niemcy – Rosenheim

Telefon: 49-8031-354-560

Izrael – Ra'anana

Telefon: 972-9-744-7705

Włochy – Mediolan

Telefon: 39-0331-742611

Faks: 39-0331-466781

Włochy – Padwa

Telefon: 39-049-7625286

Holandia – Drunen

Telefon: 31-416-690399

Faks: 31-416-690340

Norwegia – Trondheim

Telefon: 47-72884388

Polska – Warszawa

Telefon: 48-22-3325737

Rumunia – Bukareszt

Tel: 40-21-407-87-50

Hiszpania – Madryt

Tel: 34-91-708-08-90

Fax: 34-91-708-08-91

Szwecja – Göteborg

Tel: 46-31-704-60-40

Szwecja – Sztokholm

Telefon: 46-8-5090-4654

Wielka Brytania – Wokingham

Telefon: 44-118-921-5800

Faks: 44-118-921-5820

Dokumenty / Zasoby

Arbiter MICROCHIP DDR AXI4 [plik PDF] Instrukcja użytkownika
Arbiter DDR AXI4, DDR AXI4, Arbiter

Odniesienia

Instrukcja obsługi