Арбітр MICROCHIP DDR AXI4

Уводзіны: Стандарт пратаколу AXI4-Stream выкарыстоўвае тэрміналогію Master і Slave. Эквівалентная тэрміналогія Microchip, якая выкарыстоўваецца ў гэтым дакуменце, - ініцыятар і мэта адпаведна.
Рэзюмэ: У наступнай табліцы прадстаўлены кароткія характарыстыкі DDR AXI4 Arbiter.

Характарыстыка	Каштоўнасць
Базавая версія	DDR AXI4 Arbiter v2.2
Падтрымліваюцца сямейства прылад	–
Падтрымліваецца ліцэнзаванне патоку інструментаў	–

Асаблівасці: DDR AXI4 Arbiter мае наступныя асноўныя характарыстыкі:

• IP-ядро павінна быць усталявана ў IP-каталог праграмнага забеспячэння Libero SoC.
• Ядро канфігуруецца, генеруецца і ствараецца ў інструменце SmartDesign для ўключэння ў спіс праектаў Libero.

Выкарыстанне прылады і прадукцыйнасць:

Дэталі прылады	Сям'я	прылада	Рэсурсы	Прадукцыйнасць (МГц)
LUTs DFF RAMs LSRAM SRAM Math Blocks Chip Globals	PolarFire	MPF300T-1	5411 4202	266

Функцыянальнае апісанне

Функцыянальнае апісанне: У гэтым раздзеле апісваюцца дэталі рэалізацыі DDR_AXI4_Arbiter. На наступным малюнку паказана схема распіноўкі верхняга ўзроўню DDR AXI4 Arbiter.

Параметры DDR_AXI4_Arbiter і сігналы інтэрфейсу

Налады канфігурацыі:
Параметры канфігурацыі для DDR_AXI4_Arbiter не пазначаны ў гэтым дакуменце.

Уваходы і выхады сігналаў:
Уваходныя і выходныя сігналы для DDR_AXI4_Arbiter не пазначаны ў гэтым дакуменце.

Часавыя дыяграмы
Часавыя дыяграмы для DDR_AXI4_Arbiter не пазначаны ў гэтым дакуменце.

Тэставы стэнд

Мадэляванне:
Падрабязнасці мадэлявання для DDR_AXI4_Arbiter не пазначаны ў гэтым дакуменце.
Гісторыя версій
Гісторыя версій для DDR_AXI4_Arbiter не ўказана ў гэтым дакуменце.
Падтрымка Microchip FPGA
Інфармацыя аб падтрымцы Microchip FPGA для DDR_AXI4_Arbiter не ўказана ў гэтым дакуменце.

Інструкцыя па ўжыванні прадукту

1. Усталюйце DDR AXI4 Arbiter v2.2 у IP-каталог праграмнага забеспячэння Libero SoC.
2. Наладзьце, згенеруйце і стварыце асобнік ядра ў інструменце SmartDesign для ўключэння ў спіс праектаў Libero.

Уводзіны (задайце пытанне)

Успаміны з'яўляюцца неад'емнай часткай любога звычайнага відэа і графічнага прыкладання. Яны выкарыстоўваюцца для буферызацыі цэлых відэакадраў, калі лакальнай памяці FPGA недастаткова для захоўвання ўсяго кадра. Пры некалькіх чытаннях і запісах відэакадраў у DDR ​​спатрэбіцца арбітр для разбору паміж некалькімі запытамі. DDR AXI4 Arbiter IP забяспечвае 8 каналаў запісу для запісу буфераў кадраў у знешнюю памяць DDR і 8 каналаў чытання для чытання кадраў з вонкавай памяці. Арбітраж праводзіцца ў парадку чаргі. Калі два запыты адбываюцца адначасова, канал з меншым нумарам будзе мець прыярытэт. Арбітр падключаецца да IP кантролера DDR праз інтэрфейс AXI4. DDR AXI4 Arbiter забяспечвае інтэрфейс AXI4 Initiator для кантролераў DDR на чыпе. Арбітр падтрымлівае да васьмі каналаў запісу і васьмі каналаў чытання. Блок ажыццяўляе арбітраж паміж васьмю каналамі чытання, каб забяспечыць доступ да канала чытання AXI у парадку чаргі. Блок ажыццяўляе арбітраж паміж васьмю каналамі запісу, каб забяспечыць доступ да канала запісу AXI у парадку чаргі. Усе восем каналаў чытання і запісу маюць аднолькавы прыярытэт. Інтэрфейс ініцыятара AXI4 IP арбітра можна наладзіць для рознай шырыні даных у дыяпазоне ад 64 біт да 512 біт.
Важна: Стандарт пратаколу AXI4-Stream выкарыстоўвае тэрміналогію «Master» і «Slave». Эквівалентная тэрміналогія Microchip, якая выкарыстоўваецца ў гэтым дакуменце, - ініцыятар і мэта адпаведна.
Рэзюмэ (задайце пытанне)
У наступнай табліцы прадстаўлены кароткія характарыстыкі DDR AXI4 Arbiter.

Табліца 1. Характарыстыкі арбітра DDR AXI4

Гэты дакумент адносіцца да DDR AXI4 Arbiter v2.2.

• SoC PolarFire®
• PolarFire
• RTG4™
• IGLOO® 2
• SmartFusion® 2

Патрабуецца Libero® SoC v12.3 або больш позніх версій. IP можа выкарыстоўвацца ў рэжыме RTL без ліцэнзіі. Для атрымання дадатковай інфармацыі гл. DDR_AXI4_Arbiter.

Функцыі (задайце пытанне)

DDR AXI4 Arbiter мае наступныя асноўныя характарыстыкі:

• Восем каналаў Write
• Восем каналаў Read
• Інтэрфейс AXI4 для кантролера DDR
• Наладжвальная шырыня AXI4: 64, 128, 256 і 512 біт
• Наладжвальная шырыня адраса: ад 32 да 64 біт

Укараненне IP Core у Libero® Design Suite (задайце пытанне)
IP-ядро павінна быць усталявана ў IP-каталог праграмнага забеспячэння Libero SoC. Гэта ўсталёўваецца аўтаматычна праз функцыю абнаўлення каталога IP у праграмным забеспячэнні Libero SoC або ядро ​​IP спампоўваецца ўручную з каталога. Пасля ўстаноўкі IP-ядра ў IP-каталог праграмнага забеспячэння Libero SoC ядро ​​канфігуруецца, генеруецца і ствараецца ў інструменце SmartDesign для ўключэння ў спіс праектаў Libero.
Выкарыстанне прылады і прадукцыйнасць (задайце пытанне)
У наступнай табліцы пералічана выкарыстанне прылад, якія выкарыстоўваюцца для DDR_AXI4_Arbiter.
Табліца 2. Выкарыстанне DDR_AXI4_Arbiter

прылада Дэталі		Рэсурсы		Прадукцыйнасць (МГц)	АЗП		Матэматычныя блокі	Чып Глабальныя
Сям'я	прылада	LUTs	ДФФ		LSRAM	μSRAM
SoC PolarFire®	MPFS250T-1	5411	4202	266	13	1	0	0
PolarFire	MPF300T-1	5411	4202	266	13	1	0	0
SmartFusion® 2	М2С150-1	5546	4309	192	15	1	0	0

Важна:

• Дадзеныя ў папярэдняй табліцы атрыманы з дапамогай тыповых налад сінтэзу і макета. IP настроены для васьмі каналаў запісу, васьмі каналаў чытання, шырыні адраса 32 біта і шырыні даных 512 біт.
• Тактавая частата абмежавана 200 МГц падчас аналізу сінхранізацыі для дасягнення лічбаў прадукцыйнасці.

Функцыянальнае апісанне (задайце пытанне)
У гэтым раздзеле апісваюцца дэталі рэалізацыі DDR_AXI4_Arbiter. На наступным малюнку паказана схема распіноўкі верхняга ўзроўню DDR AXI4 Arbiter. Малюнак 1-1. Блок-схема верхняга ўзроўню для ўласнага інтэрфейсу арбітра

На наступным малюнку паказана блок-схема сістэмнага ўзроўню DDR_AXI4_Arbiter у рэжыме інтэрфейсу шыны. Малюнак 1-2. Блок-схема сістэмнага ўзроўню DDR_AXI4_Arbiter

Транзакцыя чытання запускаецца шляхам усталявання высокага ўзроўню ўваходнага сігналу r(x)_req_i на пэўным канале чытання. Арбітр адказвае пацверджаннем, калі ён гатовы абслужыць запыт на чытанне. Тады гэта сampпаказвае пачатковы адрас AXI і счытвае памер пакета, які ўводзіцца ад знешняга ініцыятара. Канал апрацоўвае ўваходныя дадзеныя і генеруе неабходныя транзакцыі AXI для чытання даных з памяці DDR. Вывад счытвання даных ад арбітра з'яўляецца агульным для ўсіх каналаў счытвання. Падчас счытвання даных, сапраўдныя даныя счытвання адпаведнага канала павышаюцца. Канец транзакцыі чытання пазначаецца сігналам прачытання, калі ўсе запытаныя байты адпраўлены. Падобна транзакцыі чытання, транзакцыя запісу запускаецца ўстанаўленнем высокага ўзроўню ўваходнага сігналу w(x)_req_i. Разам з сігналам запыту падчас запыту неабходна падаць адрас пачатку запісу і даўжыню пакета. Калі арбітр даступны для абслугоўвання пісьмовага запыту, ён адказвае, адпраўляючы сігнал пацверджання па адпаведным канале. Затым карыстальнік павінен прадаставіць дадзеныя для запісу разам з сапраўдным сігналам на канале. Колькасць тактаў, у якіх даныя сапраўднага высокага перыяду, павінна адпавядаць даўжыні пакета. Арбітр завяршае аперацыю запісу і ўсталёўвае сігнал выканання запісу высокім, што азначае завяршэнне транзакцыі запісу.
Параметры DDR_AXI4_Arbiter і сігналы інтэрфейсу (задайце пытанне)
У гэтым раздзеле разглядаюцца параметры канфігуратара графічнага інтэрфейсу DDR_AXI4_Arbiter і сігналы ўводу/вываду.
2.1 Налады канфігурацыі (задайце пытанне)
У наступнай табліцы прыведзена апісанне параметраў канфігурацыі, якія выкарыстоўваюцца ў апаратнай рэалізацыі DDR_AXI4_Arbiter. Гэта агульныя параметры, і іх можна змяняць у адпаведнасці з патрабаваннямі прыкладання.

Табліца 2-1. Параметр канфігурацыі

Сігнал Імя	Апісанне
Шырыня AXI ID	Вызначае шырыню AXI ID.
Шырыня дадзеных AXI	Вызначае шырыню дадзеных AXI.
Шырыня адраса AXI	Вызначае шырыню адраса AXI
Колькасць прачытаных каналаў	Параметры для выбару неабходнай колькасці каналаў запісу з выпадальнага меню ў дыяпазоне ад аднаго канала да васьмі каналаў запісу.
Колькасць каналаў запісу	Параметры для выбару неабходнай колькасці каналаў для чытання з выпадальнага меню ў дыяпазоне ад аднаго канала да васьмі каналаў для чытання.
AXI4_ВЫБАР	Варыянты выбару паміж AXI4_MASTER і AXI4_MIRRORED_SLAVE.
Інтэрфейс арбітра	Магчымасць выбару інтэрфейсу шыны.

Уваходныя і выходныя сігналы (задайце пытанне)
У наступнай табліцы пералічаны ўваходныя і выходныя парты інтэрфейсу DDR ​​AXI4 Arbiter for Bus.
Табліца 2-2. Парты ўваходу і вываду для інтэрфейсу арбітра

Сігнал Імя	Напрамак	Шырыня	Апісанне
reset_i	Увод	—	Актыўны нізкі асінхронны сігнал скіду для распрацоўкі
sys_ckl_i	Увод	—	Сістэмны гадзіннік
ddr_ctrl_ready_i	Увод	—	Атрымлівае гатовы ўваходны сігнал ад кантролера DDR
ARVALID_I_0	Увод	—	Запыт на чытанне з канала чытання 0
ARSIZE_I_0	Увод	8 біт	памер пакета чытання з канала чытання 0
ARADDR_I_0	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 0
ARREADY_O_0	Выхад	—	Пацверджанне арбітра на запыт чытання з канала чытання 0
RVALID_O_0	Выхад	—	Прачытанне сапраўдных дадзеных з канала 0 чытання
RDATA_O_0	Выхад	[AXI_DATA_WIDTH-1 : 0]	Чытанне даных з канала чытання 0
RLAST_O_0	Выхад	—	Чытанне сігналу канца кадра з канала чытання 0
BUSER_O_r0	Выхад	—	Завяршэнне чытання для чытання канала 0
ARVALID_I_1	Увод	—	Запыт на чытанне з канала чытання 1
ARSIZE_I_1	Увод	8 біт	Памер пакета чытання з канала чытання 1
ARADDR_I_1	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 1
ARREADY_O_1	Выхад	—	Пацверджанне арбітра на запыт чытання з канала чытання 1
RVALID_O_1	Выхад	—	Прачытанне сапраўдных дадзеных з канала 1 чытання
RDATA_O_1	Выхад	[AXI_DATA_WIDTH-1 : 0]	Чытанне даных з канала чытання 1
RLAST_O_1	Выхад	—	Чытанне сігналу канца кадра з канала чытання 1
BUSER_O_r1	Выхад	—	Завяршэнне чытання для чытання канала 1
ARVALID_I_2	Увод	—	Запыт на чытанне з канала чытання 2

………..працяг
Сігнал Імя	Напрамак	Шырыня	Апісанне
ARSIZE_I_2	Увод	8 біт	Памер пакета чытання з канала чытання 2
ARADDR_I_2	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 2
ARREADY_O_2	Выхад	—	Пацверджанне арбітра на запыт чытання з канала чытання 2
RVALID_O_2	Выхад	—	Прачытанне сапраўдных дадзеных з канала 2 чытання
RDATA_O_2	Выхад	[AXI_DATA_WIDTH-1 : 0]	Чытанне даных з канала чытання 2
RLAST_O_2	Выхад	—	Чытанне сігналу канца кадра з канала чытання 2
BUSER_O_r2	Выхад	—	Завяршэнне чытання для чытання канала 2
ARVALID_I_3	Увод	—	Запыт на чытанне з канала чытання 3
ARSIZE_I_3	Увод	8 біт	Памер пакета чытання з канала чытання 3
ARADDR_I_3	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 3
ARREADY_O_3	Выхад	—	Пацверджанне арбітра на запыт чытання з канала чытання 3
RVALID_O_3	Выхад	—	Прачытанне сапраўдных дадзеных з канала 3 чытання
RDATA_O_3	Выхад	[AXI_DATA_WIDTH-1 : 0]	Чытанне даных з канала чытання 3
RLAST_O_3	Выхад	—	Чытанне сігналу канца кадра з канала чытання 3
BUSER_O_r3	Выхад	—	Завяршэнне чытання для чытання канала 3
ARVALID_I_4	Увод	—	Запыт на чытанне з канала чытання 4
ARSIZE_I_4	Увод	8 біт	Памер пакета чытання з канала чытання 4
ARADDR_I_4	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 4
ARREADY_O_4	Выхад	—	Пацверджанне арбітра на запыт чытання з канала чытання 4
RVALID_O_4	Выхад	—	Прачытанне сапраўдных дадзеных з канала 4 чытання
RDATA_O_4	Выхад	[AXI_DATA_WIDTH-1 : 0]	Чытанне даных з канала чытання 4
RLAST_O_4	Выхад	—	Чытанне сігналу канца кадра з канала чытання 4
BUSER_O_r4	Выхад	—	Завяршэнне чытання для чытання канала 4
ARVALID_I_5	Увод	—	Запыт на чытанне з канала чытання 5
ARSIZE_I_5	Увод	8 біт	Памер пакета чытання з канала чытання 5
ARADDR_I_5	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 5
ARREADY_O_5	Выхад	—	Пацверджанне арбітра на запыт чытання з канала чытання 5
RVALID_O_5	Выхад	—	Прачытанне сапраўдных дадзеных з канала 5 чытання
RDATA_O_5	Выхад	[AXI_DATA_WIDTH-1 : 0]	Чытанне даных з канала чытання 5
RLAST_O_5	Выхад	—	Чытанне сігналу канца кадра з канала чытання 5
BUSER_O_r5	Выхад	—	Завяршэнне чытання для чытання канала 5
ARVALID_I_6	Увод	—	Запыт на чытанне з канала чытання 6
ARSIZE_I_6	Увод	8 біт	Памер пакета чытання з канала чытання 6
ARADDR_I_6	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 6
ARREADY_O_6	Выхад	—	Пацверджанне арбітра на запыт чытання з канала чытання 6
RVALID_O_6	Выхад	—	Прачытанне сапраўдных дадзеных з канала 6 чытання
RDATA_O_6	Выхад	[AXI_DATA_WIDTH-1 : 0]	Чытанне даных з канала чытання 6
RLAST_O_6	Выхад	—	Чытанне сігналу канца кадра з канала чытання 6

………..працяг
Сігнал Імя	Напрамак	Шырыня	Апісанне
BUSER_O_r6	Выхад	—	Завяршэнне чытання для чытання канала 6
ARVALID_I_7	Увод	—	Запыт на чытанне з канала чытання 7
ARSIZE_I_7	Увод	8 біт	Памер пакета чытання з канала чытання 7
ARADDR_I_7	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 7
ARREADY_O_7	Выхад	—	Пацверджанне арбітра на запыт чытання з канала чытання 7
RVALID_O_7	Выхад	—	Прачытанне сапраўдных дадзеных з канала 7 чытання
RDATA_O_7	Выхад	[AXI_DATA_WIDTH-1 : 0]	Чытанне даных з канала чытання 7
RLAST_O_7	Выхад	—	Чытанне сігналу канца кадра з канала чытання 7
BUSER_O_r7	Выхад	—	Завяршэнне чытання для чытання канала 7
AWSIZE_I_0	Увод	8 біт	Памер пакета запісу для канала запісу 0
WDATA_I_0	Увод	[AXI_DATA_WIDTH-1:0]	Уваход відэададзеных для запісу канала 0
WVALID_I_0	Увод	—	Запіс дадзеных, прыдатны для запісу канала 0
AWVALID_I_0	Увод	—	Запыт запісу з канала запісу 0
AWADDR_I_0	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 0
AWREADY_O_0	Выхад	—	Пацверджанне арбітра на запіс запыту з канала запісу 0
BUSER_O_0	Выхад	—	Завяршэнне запісу для запісу канала 0
AWSIZE_I_1	Увод	8 біт	Памер пакета запісу для канала запісу 1
WDATA_I_1	Увод	[AXI_DATA_WIDTH-1:0]	Уваход відэададзеных для запісу канала 1
WVALID_I_1	Увод	—	Запіс дадзеных, прыдатны для запісу канала 1
AWVALID_I_1	Увод	—	Запыт запісу з канала запісу 1
AWADDR_I_1	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 1
AWREADY_O_1	Выхад	—	Пацверджанне арбітра на запіс запыту з канала запісу 1
BUSER_O_1	Выхад	—	Завяршэнне запісу для запісу канала 1
AWSIZE_I_2	Увод	8 біт	Памер пакета запісу для канала запісу 2
WDATA_I_2	Увод	[AXI_DATA_WIDTH-1:0]	Уваход відэададзеных для запісу канала 2
WVALID_I_2	Увод	—	Запіс дадзеных, прыдатны для запісу канала 2
AWVALID_I_2	Увод	—	Запыт запісу з канала запісу 2
AWADDR_I_2	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 2
AWREADY_O_2	Выхад	—	Пацверджанне арбітра на запіс запыту з канала запісу 2
BUSER_O_2	Выхад	—	Завяршэнне запісу для запісу канала 2
AWSIZE_I_3	Увод	8 біт	Памер пакета запісу для канала запісу 3
WDATA_I_3	Увод	[AXI_DATA_WIDTH-1:0]	Уваход відэададзеных для запісу канала 3
WVALID_I_3	Увод	—	Запіс дадзеных, прыдатны для запісу канала 3
AWVALID_I_3	Увод	—	Запыт запісу з канала запісу 3
AWADDR_I_3	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 3
AWREADY_O_3	Выхад	—	Пацверджанне арбітра на запіс запыту з канала запісу 3
BUSER_O_3	Выхад	—	Завяршэнне запісу для запісу канала 3
AWSIZE_I_4	Увод	8 біт	Памер пакета запісу для канала запісу 4

………..працяг
Сігнал Імя	Напрамак	Шырыня	Апісанне
WDATA_I_4	Увод	[AXI_DATA_WIDTH-1:0]	Уваход відэададзеных для запісу канала 4
WVALID_I_4	Увод	—	Запіс дадзеных, прыдатны для запісу канала 4
AWVALID_I_4	Увод	—	Запыт запісу з канала запісу 4
AWADDR_I_4	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 4
AWREADY_O_4	Выхад	—	Пацверджанне арбітра на запіс запыту з канала запісу 4
BUSER_O_4	Выхад	—	Завяршэнне запісу для запісу канала 4
AWSIZE_I_5	Увод	8 біт	Памер пакета запісу для канала запісу 5
WDATA_I_5	Увод	[AXI_DATA_WIDTH-1:0]	Уваход відэададзеных для запісу канала 5
WVALID_I_5	Увод	—	Запіс дадзеных, прыдатны для запісу канала 5
AWVALID_I_5	Увод	—	Запыт запісу з канала запісу 5
AWADDR_I_5	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 5
AWREADY_O_5	Выхад	—	Пацверджанне арбітра на запіс запыту з канала запісу 5
BUSER_O_5	Выхад	—	Завяршэнне запісу для запісу канала 5
AWSIZE_I_6	Увод	8 біт	Памер пакета запісу для канала запісу 6
WDATA_I_6	Увод	[AXI_DATA_WIDTH-1:0]	Уваход відэададзеных для запісу канала 6
WVALID_I_6	Увод	—	Запіс дадзеных, прыдатны для запісу канала 6
AWVALID_I_6	Увод	—	Запыт запісу з канала запісу 6
AWADDR_I_6	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 6
AWREADY_O_6	Выхад	—	Пацверджанне арбітра на запіс запыту з канала запісу 6
BUSER_O_6	Выхад	—	Завяршэнне запісу для запісу канала 6
AWSIZE_I_7	Увод	8 біт	Памер пакета запісу з канала запісу 7
WDATA_I_7	Увод	[AXI_DATA_WIDTH-1:0]	Уваход відэададзеных для запісу канала 7
WVALID_I_7	Увод	—	Запіс дадзеных, прыдатны для запісу канала 7
AWVALID_I_7	Увод	—	Напішыце запыт з канала запісу 7
AWADDR_I_7	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які павінна адбывацца запіс з канала запісу 7
AWREADY_O_7	Выхад	—	Пацверджанне арбітра на запіс запыту з канала запісу 7
BUSER_O_7	Выхад	—	Завяршэнне запісу для запісу канала 7

У наступнай табліцы пералічаны ўваходныя і выходныя парты DDR AXI4 Arbiter для ўласнага інтэрфейсу.
Табліца 2-3. Парты ўводу і вываду для ўласнага інтэрфейсу арбітра

Сігнал Імя	Напрамак	Шырыня	Апісанне
reset_i	Увод	—	Актыўны нізкі асінхронны сігнал скіду для праектавання
sys_clk_i	Увод	—	Сістэмны гадзіннік
ddr_ctrl_ready_i	Увод	—	Атрымлівае ўваходны сігнал гатоўнасці ад кантролера DDR
r0_req_i	Увод	—	Прачытаць запыт ад ініцыятара 0
r0_памер_выбуху_i	Увод	8 біт	Чытайце памер серыі
r0_rstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 0
r0_ack_o	Выхад	—	Пацверджанне арбітра на чытанне запыту ад ініцыятара 0

………..працяг
Сігнал Імя	Напрамак	Шырыня	Апісанне
r0_дадзеныя_сапраўдныя_o	Выхад	—	Прачытанне сапраўдных дадзеных з канала 0 чытання
r0_зроблена_о	Выхад	—	Прачытайце завяршэнне да ініцыятара 0
r1_req_i	Увод	—	Прачытаць запыт ад ініцыятара 1
r1_памер_выбуху_i	Увод	8 біт	Чытайце памер серыі
r1_rstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 1
r1_ack_o	Выхад	—	Пацверджанне арбітра на чытанне запыту ад ініцыятара 1
r1_дадзеныя_сапраўдныя_o	Выхад	—	Прачытанне сапраўдных дадзеных з канала 1 чытання
r1_зроблена_о	Выхад	—	Прачытайце завяршэнне да ініцыятара 1
r2_req_i	Увод	—	Прачытаць запыт ад ініцыятара 2
r2_памер_выбуху_i	Увод	8 біт	Чытайце памер серыі
r2_rstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 2
r2_ack_o	Выхад	—	Пацверджанне арбітра на чытанне запыту ад ініцыятара 2
r2_дадзеныя_сапраўдныя_o	Выхад	—	Прачытанне сапраўдных дадзеных з канала 2 чытання
r2_зроблена_о	Выхад	—	Прачытайце завяршэнне да ініцыятара 2
r3_req_i	Увод	—	Прачытаць запыт ад ініцыятара 3
r3_памер_выбуху_i	Увод	8 біт	Чытайце памер серыі
r3_rstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 3
r3_ack_o	Выхад	—	Пацверджанне арбітра на чытанне запыту ад ініцыятара 3
r3_дадзеныя_сапраўдныя_o	Выхад	—	Прачытанне сапраўдных дадзеных з канала 3 чытання
r3_зроблена_о	Выхад	—	Прачытайце завяршэнне да ініцыятара 3
r4_req_i	Увод	—	Прачытаць запыт ад ініцыятара 4
r4_памер_выбуху_i	Увод	8 біт	Чытайце памер серыі
r4_rstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 4
r4_ack_o	Выхад	—	Пацверджанне арбітра на чытанне запыту ад ініцыятара 4
r4_дадзеныя_сапраўдныя_o	Выхад	—	Прачытанне сапраўдных дадзеных з канала 4 чытання
r4_зроблена_о	Выхад	—	Прачытайце завяршэнне да ініцыятара 4
r5_req_i	Увод	—	Прачытаць запыт ад ініцыятара 5
r5_памер_выбуху_i	Увод	8 біт	Чытайце памер серыі
r5_rstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 5
r5_ack_o	Выхад	—	Пацверджанне арбітра на чытанне запыту ад ініцыятара 5
r5_дадзеныя_сапраўдныя_o	Выхад	—	Прачытанне сапраўдных дадзеных з канала 5 чытання
r5_зроблена_о	Выхад	—	Прачытайце завяршэнне да ініцыятара 5
r6_req_i	Увод	—	Прачытаць запыт ад ініцыятара 6
r6_памер_выбуху_i	Увод	8 біт	Чытайце памер серыі
r6_rstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 6
r6_ack_o	Выхад	—	Пацверджанне арбітра на чытанне запыту ад ініцыятара 6
r6_дадзеныя_сапраўдныя_o	Выхад	—	Прачытанне сапраўдных дадзеных з канала 6 чытання
r6_зроблена_о	Выхад	—	Прачытайце завяршэнне да ініцыятара 6
r7_req_i	Увод	—	Прачытаць запыт ад ініцыятара 7
r7_памер_выбуху_i	Увод	8 біт	Чытайце памер серыі

………..працяг
Сігнал Імя	Напрамак	Шырыня	Апісанне
r7_rstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, з якога трэба пачынаць чытанне для канала чытання 7
r7_ack_o	Выхад	—	Пацверджанне арбітра на чытанне запыту ад ініцыятара 7
r7_дадзеныя_сапраўдныя_o	Выхад	—	Прачытанне сапраўдных дадзеных з канала 7 чытання
r7_зроблена_о	Выхад	—	Прачытайце завяршэнне да ініцыятара 7
rdata_o	Выхад	[AXI_DATA_WIDTH – 1:0]	Вывад відэададзеных з канала чытання
w0_burst_size_i	Увод	8 біт	Напішыце памер пакета
w0_дадзеныя_i	Увод	[AXI_DATA_WIDTH – 1:0]	Увод відэададзеных для запісу канала 0
w0_data_valid_i	Увод	—	Запіс дадзеных, прыдатны для запісу канала 0
w0_req_i	Увод	—	Напісаць запыт ад ініцыятара 0
w0_wstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 0
w0_ack_o	Выхад	—	Пацверджанне арбітра на напісанне запыту ад ініцыятара 0
w0_done_o	Выхад	—	Запіс завяршэння ў ініцыятар 0
w1_burst_size_i	Увод	8 біт	Напішыце памер пакета
w1_дадзеныя_i	Увод	[AXI_DATA_WIDTH – 1:0]	Увод відэададзеных для запісу канала 1
w1_data_valid_i	Увод	—	Запіс дадзеных, прыдатны для запісу канала 1
w1_req_i	Увод	—	Напісаць запыт ад ініцыятара 1
w1_wstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 1
w1_ack_o	Выхад	—	Пацверджанне арбітра на напісанне запыту ад ініцыятара 1
w1_done_o	Выхад	—	Запіс завяршэння ў ініцыятар 1
w2_burst_size_i	Увод	8 біт	Напішыце памер пакета
w2_дадзеныя_i	Увод	[AXI_DATA_WIDTH – 1:0]	Увод відэададзеных для запісу канала 2
w2_data_valid_i	Увод	—	Запіс дадзеных, прыдатны для запісу канала 2
w2_req_i	Увод	—	Напісаць запыт ад ініцыятара 2
w2_wstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 2
w2_ack_o	Выхад	—	Пацверджанне арбітра на напісанне запыту ад ініцыятара 2
w2_done_o	Выхад	—	Запіс завяршэння ў ініцыятар 2
w3_burst_size_i	Увод	8 біт	Напішыце памер пакета
w3_дадзеныя_i	Увод	[AXI_DATA_WIDTH – 1:0]	Увод відэададзеных для запісу канала 3
w3_data_valid_i	Увод	—	Запіс дадзеных, прыдатны для запісу канала 3
w3_req_i	Увод	—	Напісаць запыт ад ініцыятара 3
w3_wstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 3
w3_ack_o	Выхад	—	Пацверджанне арбітра на напісанне запыту ад ініцыятара 3
w3_done_o	Выхад	—	Запіс завяршэння ў ініцыятар 3
w4_burst_size_i	Увод	8 біт	Напішыце памер пакета
w4_дадзеныя_i	Увод	[AXI_DATA_WIDTH – 1:0]	Увод відэададзеных для запісу канала 4
w4_data_valid_i	Увод	—	Запіс дадзеных, прыдатны для запісу канала 4
w4_req_i	Увод	—	Напісаць запыт ад ініцыятара 4
w4_wstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які павінна адбывацца запіс з канала запісу 4

………..працяг
Сігнал Імя	Напрамак	Шырыня	Апісанне
w4_ack_o	Выхад	—	Пацверджанне арбітра на напісанне запыту ад ініцыятара 4
w4_done_o	Выхад	—	Запіс завяршэння ў ініцыятар 4
w5_burst_size_i	Увод	8 біт	Напішыце памер пакета
w5_дадзеныя_i	Увод	[AXI_DATA_WIDTH – 1:0]	Увод відэададзеных для запісу канала 5
w5_data_valid_i	Увод	—	Запіс дадзеных, прыдатны для запісу канала 5
w5_req_i	Увод	—	Напісаць запыт ад ініцыятара 5
w5_wstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 5
w5_ack_o	Выхад	—	Пацверджанне арбітра на напісанне запыту ад ініцыятара 5
w5_done_o	Выхад	—	Запіс завяршэння ў ініцыятар 5
w6_burst_size_i	Увод	8 біт	Напішыце памер пакета
w6_дадзеныя_i	Увод	[AXI_DATA_WIDTH – 1:0]	Увод відэададзеных для запісу канала 6
w6_data_valid_i	Увод	—	Запіс дадзеных, прыдатны для запісу канала 6
w6_req_i	Увод	—	Напісаць запыт ад ініцыятара 6
w6_wstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 6
w6_ack_o	Выхад	—	Пацверджанне арбітра на напісанне запыту ад ініцыятара 6
w6_done_o	Выхад	—	Запіс завяршэння ў ініцыятар 6
w7_burst_size_i	Увод	8 біт	Напішыце памер пакета
w7_дадзеныя_i	Увод	[AXI_DATA_WIDTH – 1:0]	Увод відэададзеных для запісу канала 7
w7_data_valid_i	Увод	—	Запіс дадзеных, прыдатны для запісу канала 7
w7_req_i	Увод	—	Напісаць запыт ад ініцыятара 7
w7_wstart_addr_i	Увод	[AXI_ADDR_WIDTH – 1:0]	Адрас DDR, на які запіс павінна адбывацца з канала запісу 7
w7_ack_o	Выхад	—	Пацверджанне арбітра на напісанне запыту ад ініцыятара 7
w7_done_o	Выхад	—	Запіс завяршэння ў ініцыятар 7
Сігналы AXI I/F
Чытаць адрасны канал
засушлівы_о	Выхад	[AXI_ID_WIDTH – 1:0]	Прачытайце ID адраса. Ідэнтыфікацыя tag для чытання адраснай групы сігналаў.
араддр_о	Выхад	[AXI_ADDR_WIDTH – 1:0]	Прачытайце адрас. Дае пачатковы адрас пакетнай транзакцыі чытання. Падаецца толькі пачатковы адрас пакета.
arlen_o	Выхад	[7:0]	Даўжыня разрыву. Забяспечвае дакладную колькасць перадач у серыі. Гэтая інфармацыя вызначае колькасць перадач даных, звязаных з адрасам.
arsize_o	Выхад	[2:0]	Памер выбуху. Памер кожнай перадачы ў парыве.
arburst_o	Выхад	[1:0]	Разрыўны тып. У спалучэнні з інфармацыяй аб памеры паказвае, як разлічваецца адрас для кожнай перадачы ў пакете. Выпраўлена да 2'b01 à Інкрэментны пакет адрасоў.
arlock_o	Выхад	[1:0]	Тып замка. Дае дадатковую інфармацыю аб атамных характарыстыках перадачы. Выпраўлена да 2'b00 à звычайны доступ.

………..працяг
Сігнал Імя	Напрамак	Шырыня	Апісанне
arcache_o	Выхад	[3:0]	Тып кэша. Дае дадатковую інфармацыю аб характарыстыках перадачы, якія можна кэшаваць. Выпраўлена 4'b0000 à Не кэшуецца і не буферызуецца.
арпрот_о	Выхад	[2:0]	Тып аховы. Забяспечвае інфармацыю аб блоку абароны для транзакцыі. Выпраўлена да 3'b000 à Звычайны, бяспечны доступ да даных.
арвалід_о	Выхад	—	Прачытаны адрас сапраўдны. Калі ВЫСОКІ, адрас чытання і інфармацыя аб кіраванні сапраўдныя і застаюцца высокімі, пакуль сігнал пацвярджэння адраса не стане высокім. 1 = Адрас і кантрольная інфармацыя сапраўдныя 0 = адрас і інфармацыя кіравання несапраўдныя
ужо_о	Увод	—	Прачытаць адрас гатовы. Мэта гатовая прыняць адрас і звязаныя сігналы кіравання. 1 = мэта гатовая 0 = мэта не гатовая
Чытаць канал дадзеных
пазбавіць	Увод	[AXI_ID_WIDTH – 1:0]	Прачытайце ID tag. ID tag прачытанай групы дадзеных сігналаў. Значэнне rid генеруецца мэтай і павінна супадаць са значэннем rid транзакцыі чытання, на якую ён адказвае.
rddata	Увод	[AXI_DATA_WIDTH – 1:0]	Чытаць дадзеныя
адпав	Увод	[1:0]	Прачытайце адказ. Статус прачытанай перадачы. Дапушчальныя адказы OKAY, EXOKAY, SLVERR і DECERR.
rlast	Увод	—	Чытайце апошнім. Апошняя перадача ў серыі чытання.
сапраўдны	Увод	—	Чытайце сапраўдным. Неабходныя дадзеныя для чытання даступныя, і перадача чытання можа быць завершана. 1 = прачытаныя дадзеныя даступныя 0 = прачытаныя дадзеныя недаступныя
гатовы	Выхад	—	Чытайце гатовы. Ініцыятар можа прыняць прачытаныя даныя і інфармацыю аб адказе. 1 = ініцыятар гатовы 0 = ініцыятар не гатовы
Напісаць адрасны канал
awid	Выхад	[AXI_ID_WIDTH – 1:0]	Напішыце ID адраса. Ідэнтыфікацыя tag для групы адрасоў запісу сігналаў.
аваддр	Выхад	[AXI_ADDR_WIDTH – 1:0]	Напішыце адрас. Дае адрас першай перадачы ў пакетнай транзакцыі запісу. Адпаведныя сігналы кіравання выкарыстоўваюцца для вызначэння адрасоў астатніх перадач у парыве.
шыла	Выхад	[7:0]	Даўжыня разрыву. Забяспечвае дакладную колькасць перадач у серыі. Гэтая інфармацыя вызначае колькасць перадач даных, звязаных з адрасам.
awsize	Выхад	[2:0]	Памер выбуху. Памер кожнай перадачы ў парыве. Страбы байтавай паласы дакладна паказваюць, якія байтавыя паласы трэба абнавіць.
выбух	Выхад	[1:0]	Разрыўны тып. У спалучэнні з інфармацыяй аб памеры паказвае, як разлічваецца адрас для кожнай перадачы ў пакете. Выпраўлена да 2'b01 à Інкрэментны пакет адрасоў.

………..працяг
Сігнал Імя	Напрамак	Шырыня	Апісанне
замок	Выхад	[1:0]	Тып замка. Дае дадатковую інфармацыю аб атамных характарыстыках перадачы. Выпраўлена да 2'b00 à звычайны доступ.
awcache	Выхад	[3:0]	Тып кэша. Паказвае атрыбуты транзакцыі, якія можна буферызаваць, кэшаваць, скразную запіс, зваротную запіс і размеркаванне. Выпраўлена 4'b0000 à Не кэшуецца і не буферызуецца.
аўпрот	Выхад	[2:0]	Тып аховы. Паказвае звычайны, прывілеяваны або бяспечны ўзровень абароны транзакцыі і тое, ці з'яўляецца транзакцыя доступам да даных або доступам інструкцый. Выпраўлена да 3'b000 à Звычайны, бяспечны доступ да даных.
несапраўдны	Выхад	—	Напішыце сапраўдны адрас. Паказвае, што сапраўдны адрас запісу і інфармацыя кіравання даступныя. 1 = даступны адрас і кантрольная інфармацыя 0 = інфармацыя пра адрас і кантроль недаступная. Адрас і кіруючая інфармацыя застаюцца стабільнымі, пакуль сігнал пацвярджэння адраса, ужо гатовы, не стане ВЫСОКІМ.
ужо гатовы	Увод	—	Напісаць адрас гатовы. Паказвае, што мэта гатовая прыняць адрас і звязаныя сігналы кіравання. 1 = мэта гатовая 0 = мэта не гатовая
Запіс дадзеных канала
wdata	Выхад	[AXI_DATA_WIDTH – 1:0]	Запіс дадзеных
wstrb	Выхад	[AXI_DATA_WIDTH – 8:0]	Напісаць строб. Гэты сігнал паказвае, якія паласы байтаў трэба абнавіць у памяці. Існуе адзін строб запісу на кожныя восем біт шыны дадзеных запісу.
власт	Выхад	—	Пішы апошнім. Апошняя перадача ў серыі запісу.
wсапраўдны	Выхад	—	Пішы праўдзіва. Даступныя сапраўдныя даныя запісу і страбаскопы. 1 = запіс даных і строб даступныя 0 = запіс даных і строб недаступны
гатовы	Увод	—	Пішы гатовы. Мэта можа прымаць дадзеныя для запісу. 1 = мэта гатовая 0 = мэта не гатовая
Напісаць канал адказу
стаўка	Увод	[AXI_ID_WIDTH – 1:0]	Ідэнтыфікатар адказу. Ідэнтыфікацыя tag напісаць адказ. Значэнне стаўкі павінна адпавядаць значэнню awid транзакцыі запісу, на якую адказвае мэта.
брэсп	Увод	[1:0]	Напісаць адказ. Статус транзакцыі запісу. Дапушчальныя адказы OKAY, EXOKAY, SLVERR і DECERR.
bсапраўдны	Увод	—	Напісаць правільны адказ. Даступны сапраўдны адказ на запіс. 1 = даступны адказ на запіс 0 = адказ на запіс недаступны
хлебны	Выхад	—	Адказ гатовы. Ініцыятар можа прыняць інфармацыю аб адказе. 1 = ініцыятар гатовы 0 = ініцыятар не гатовы

Часовыя дыяграмы (задайце пытанне)
У гэтым раздзеле абмяркоўваюцца часовыя дыяграмы DDR_AXI4_Arbiter. Наступныя малюнкі паказваюць злучэнне ўваходных дадзеных запытаў на чытанне і запіс, пачатковы адрас памяці, ўваходныя дадзеныя запісу ад знешняга ініцыятара, пацвярджэнне чытання або запісу і ўваходныя дадзеныя завяршэння чытання або запісу, атрыманыя арбітрам.
Малюнак 3-1. Дыяграма часу для сігналаў, якія выкарыстоўваюцца пры запісе/чытанні праз інтэрфейс AXI4

Testbench (задайце пытанне)
Уніфікаваны тэставы стэнд выкарыстоўваецца для праверкі і тэсціравання DDR_AXI4_Arbiter, які называецца карыстацкім тэставым стэндам. Testbench прадастаўляецца для праверкі функцыянальнасці DDR_AXI4_Arbiter IP. Гэты тэставы стэнд працуе толькі для двух каналаў чытання і двух каналаў запісу з канфігурацыяй інтэрфейсу шыны.
 Мадэляванне (задайце пытанне)
Наступныя крокі апісваюць, як змадэляваць ядро ​​з дапамогай тэставага стенда:

1. Адкрыйце ўкладку Libero® SoC Catalog, разгарніце Solutions-Video, двойчы пстрыкніце DDR_AXI4_Arbiter, а затым націсніце OK. Дакументацыя, звязаная з IP, пералічана ў раздзеле "Дакументацыя". Важна: калі вы не бачыце ўкладку "Каталог", перайдзіце да View > Меню Windows і націсніце Каталог, каб зрабіць яго бачным.

Малюнак 4-1. DDR_AXI4_Arbiter IP Core у каталогу SoC Libero

З'явіцца акно стварэння кампанента, як паказана ніжэй. Націсніце OK. Пераканайцеся, што імя DDR_AXI4_ARBITER_PF_C0.
Малюнак 4-2. Стварыць кампанент

Наладзьце IP для 2 каналаў чытання, 2 каналаў запісу і абярыце Інтэрфейс шыны, як паказана на наступным малюнку, і націсніце OK, каб стварыць IP.
Малюнак 4-3. Канфігурацыя

На ўкладцы Stimulus Hierarchy выберыце тэставы стэнд (DDR_AXI4_ARBITER_PF_tb.v), пстрыкніце правай кнопкай мышы, а затым выберыце Simulate Pre-Synth Design > Open Interactively.
Важна: Калі вы не бачыце ўкладку "Іерархія стымулаў", перайдзіце да View > Меню Windows і націсніце Іерархія стымулаў, каб зрабіць яго бачным.
Малюнак 4-4. Мадэляванне праектавання перад сінтэзамModelSim адкрываецца разам з тэставым стэндам file, як паказана на наступным малюнку.
Малюнак 4-5. Акно мадэлявання ModelSim

Важна: Калі мадэляванне перапынена з-за абмежавання часу выканання, указанага ў файле .do file, выкарыстоўвайце каманду run -all, каб завяршыць мадэляванне.
Гісторыя версій (задайце пытанне)
Гісторыя версій апісвае змены, якія былі ўнесены ў дакумент. Змены пералічаны па версіях, пачынаючы з самай актуальнай публікацыі.
Табліца 5-1. Гісторыя версій

Рэвізія	Дата	Апісанне
A	04/2023	Ніжэй прыведзены спіс змяненняў у версіі А дакумента: • Перанесены дакумент у шаблон Microchip. • Нумар дакумента абноўлены з 00004976 да DS50200950A. • Дададзена 4. Тэставы стэнд.
2.0	—	Ніжэй прыведзены спіс змяненняў у версіі 2.0 дакумента: • Дададзена Малюнак 1-2. • Дададзена Табліца 2-2. • Абноўлены назвы некаторых уваходных і выхадных сігналаў Табліца 2-2.
1.0	—	Першапачатковы выпуск.

Падтрымка Microchip FPGA (задайце пытанне)
Група прадуктаў Microchip FPGA забяспечвае сваю прадукцыю рознымі службамі падтрымкі, уключаючы службу падтрымкі кліентаў, цэнтр тэхнічнай падтрымкі кліентаў, webсайт і офісы продажаў па ўсім свеце. Кліентам прапануецца наведаць інтэрнэт-рэсурсы Microchip перад тым, як звяртацца ў службу падтрымкі, бо вельмі верагодна, што на іх запыты ўжо дадзены адказы. Звярніцеся ў цэнтр тэхнічнай падтрымкі праз webна сайце www.microchip.com/support. Укажыце нумар дэталі прылады FPGA, абярыце адпаведную катэгорыю корпуса і загрузіце дызайн files пры стварэнні тэхпадтрымкі. Звярніцеся ў службу падтрымкі для атрымання нетэхнічнай падтрымкі прадукту, напрыклад, цэнаўтварэння прадукту, абнаўлення прадукту, абноўленай інфармацыі, статусу заказу і аўтарызацыі.

• З Паўночнай Амерыкі тэлефануйце па нумары 800.262.1060
• З астатняга свету тэлефануйце па нумары 650.318.4460
• Факс, з любой кропкі свету, 650.318.8044

Інфармацыя пра мікрачып (задаць пытанне)

Мікрачып Webсайт (задаць пытанне)
Кампанія Microchip забяспечвае анлайн-падтрымку праз нашу webсайт на www.microchip.com/. гэта webсайт выкарыстоўваецца для стварэння fileі інфармацыя, лёгка даступная для кліентаў. Частка даступнага кантэнту ўключае:

• Падтрымка прадукту - Тэхнічныя табліцы і памылкі, заўвагі па ўжыванні і sampпраграмы, дызайнерскія рэсурсы, кіраўніцтва карыстальніка і дакументы па падтрымцы апаратнага забеспячэння, апошнія выпускі праграмнага забеспячэння і праграмнае забеспячэнне ў архівах
• Агульная тэхнічная падтрымка – Часта задаюць пытанні (FAQ), запыты на тэхнічную падтрымку, анлайнавыя дыскусійныя групы, спіс удзельнікаў партнёрскай праграмы Microchip design
• Бізнес Microchip - Кіраўніцтва па выбары і замове прадуктаў, апошнія прэс-рэлізы Microchip, спіс семінараў і мерапрыемстваў, спісы гандлёвых офісаў Microchip, дыстрыб'ютараў і прадстаўнікоў заводаў

Служба апавяшчэнняў аб змене прадукту (задайце пытанне)
Паслуга апавяшчэнняў Microchip аб зменах у прадукце дапамагае трымаць кліентаў у курсе прадуктаў Microchip. Падпісчыкі будуць атрымліваць апавяшчэнні па электроннай пошце кожны раз, калі будуць адбывацца змены, абнаўленні, рэвізіі або памылкі, звязаныя з вызначаным сямействам прадуктаў або інструментам распрацоўкі, якія ўяўляюць цікавасць. Для рэгістрацыі перайдзіце па адрасе www.microchip.com/pcn і выконвайце інструкцыі па рэгістрацыі.
Падтрымка кліентаў (задайце пытанне)
Карыстальнікі прадуктаў Microchip могуць атрымаць дапамогу па некалькіх каналах:

• Дыстрыбутар або прадстаўнік
• Мясцовы офіс продажаў
• Інжынер убудаваных рашэнняў (ESE)
• Тэхнічная падтрымка

Кліенты павінны звязацца са сваім дыстрыбутарам, прадстаўніком або ESE па падтрымку. Мясцовыя офісы продажаў таксама даступныя, каб дапамагчы кліентам. Спіс гандлёвых офісаў і месцаў уключаны ў гэты дакумент. Тэхнічная падтрымка даступная праз webсайт па адрасе: www.microchip.com/support.
Microchip распрацоўвае функцыю абароны кода (задайце пытанне)
Звярніце ўвагу на наступныя дэталі функцыі абароны кода на прадуктах Microchip:

• Прадукты Microchip адпавядаюць спецыфікацыям, якія змяшчаюцца ў іх спецыфікацыі Microchip.
• Кампанія Microchip лічыць, што яе сямейства прадуктаў бяспечна пры выкарыстанні па прызначэнні, у межах працоўных спецыфікацый і ў звычайных умовах.
• Microchip шануе свае правы на інтэлектуальную ўласнасць і актыўна абараняе іх. Спробы парушыць функцыі абароны кода прадукту Microchip строга забароненыя і могуць парушаць Закон аб аўтарскім праве ў лічбавае тысячагоддзе.
• Ні Microchip, ні любы іншы вытворца паўправаднікоў не можа гарантаваць бяспеку свайго кода. Абарона кода не азначае, што мы гарантуем, што прадукт «незломны». Абарона кода пастаянна развіваецца. Microchip імкнецца пастаянна паляпшаць функцыі абароны кода нашай прадукцыі.

Юрыдычная інфармацыя (задайце пытанне)
Гэтую публікацыю і змешчаную ў ёй інфармацыю можна выкарыстоўваць толькі з прадуктамі Microchip, у тым ліку для распрацоўкі, тэсціравання і інтэграцыі прадуктаў Microchip з вашым дадаткам. Выкарыстанне гэтай інфармацыі любым іншым спосабам парушае гэтыя ўмовы. Інфармацыя аб праграмах прылады прадастаўляецца толькі для вашага зручнасці і можа быць заменена абнаўленнямі. Вы нясеце адказнасць за тое, каб ваша прыкладанне адпавядала вашым патрабаванням. Каб атрымаць дадатковую падтрымку, звярніцеся ў мясцовы офіс продажаў Microchip або па адрасе www.microchip.com/en-us/support/design-help/ служба падтрымкі кліентаў. ГЭТАЯ ІНФАРМАЦЫЯ ПРАДСТАЎЛЯЕЦЦА MICROCHIP «ЯК ЁСЦЬ». MICROCHIP НЕ РАБІЦЬ НІЯКІХ ЗАЯЎ І НІЯКІХ ГАРАНТЫЙ ЯВНЫХ АБО ПАРУШЭННЫХ, ПІСЬМОВЫХ АБО ВУСНЫХ, СТАТУТНЫХ АБО ІНШЫМ, ЗВЯЗАНЫХ ДА ІНФАРМАЦЫІ, ВКЛЮЧАЮЧЫ, АЛЕ НЕ АБМЯЖУЮЧЫСЯ ЛЮБЫЯ ПАРУШЭННЯМІ ГАРАНТЫІ НЕПАРУШЭННЯ ПРАВАЎ, ГАРАНТЫРНАЙ ПРЫГОДНАСЦІ І ПАДАТКІ НЕАБХОДНАСЦЬ ДЛЯ ПЭЙНАЙ МЭТЫ АБО ГАРАНТЫІ ЗВЯЗАНЫЯ З ЯГО СТАНАМ, ЯКАСЦЮ АБО ДЗЕЙНАСЦІ. MICROCHIP НЕ НЕСЕ АДКАЗНАСЦІ НІ ЗА ЛЮБЫЯ ЎСКОСНЫЯ, СПЕЦЫЯЛЬНЫЯ, ШТРАФНЫЯ, ВЫПАДКОВЫЯ АБО АСПОЧНЫЯ СТРАТЫ, ШКОДУ, КОШТ АБО ВЫТРАТЫ ЛЮБЫХ РОДАЎ, ЗВЯЗАНЫЯ ДА ІНФАРМАЦЫІ АБО ЯЕ ВЫКАРЫСТАННЯ, АДНАК, КАЛІ MICROCHIP БЫЎ ПРЫЧЫНАНЫ ПАВЕДАЛІ МАГЧЫМАСЦЬ АБО ШКОДЫ ПРАДБАЧЫЦЦА? У ПОЎНАЙ МЕРЫ, ДАЗВОЛЕНАЙ ЗАКОНАМ, ПОЎНАЯ АДКАЗНАСЦЬ MICROCHIP ПА ЎСІХ ПРАТЭЗАХ, ЯКІМ СПОСАБАМ ЗВЯЗАНЫХ З ІНФАРМАЦЫЯЙ АБО ЯЕ ВЫКАРЫСТАННЕМ, НЕ БУДЗЕ ПЕРАВЫШАЦЬ КОЛЬКАСЦІ ГАНАРАЎ, КАЛІ ЁСЦЬ ІСНУЮЦЬ, ЯКІЯ ВЫ ЗАПЛАЦІЛІ НАМЕРСТВА MICROCHIP ЗА ІНФАРМАЦЫЮ. Выкарыстанне прылад Microchip у праграмах жыццезабеспячэння і/або забеспячэння бяспекі ажыццяўляецца цалкам на рызыку пакупніка, і пакупнік згаджаецца абараняць, кампенсаваць і не пагражаць Microchip ад любых пашкоджанняў, прэтэнзій, іскаў або выдаткаў, якія вынікаюць з такога выкарыстання. Ніякія ліцэнзіі не перадаюцца, няяўна ці іншым чынам, у рамках правоў на інтэлектуальную ўласнасць Microchip, калі не пазначана іншае.
Таварныя знакі (задаць пытанне)
Назва і лагатып Microchip, лагатып Microchip, Adaptec, AVR, лагатып AVR, AVR Freaks, BesTime, BitCloud, CryptoMemory, CryptoRF, dsPIC, flexPWR, HELDO, IGLOO, JukeBlox, KeeLoq, Kleer, LANCheck, LinkMD, maXStylus, maXTouch, MediaLB, megaAVR, Microsemi, лагатып Microsemi, MOST, лагатып MOST, MPLAB, OptoLyzer, PIC, picoPower, PICSTART, лагатып PIC32, PolarFire, Prochip Designer, QTouch, SAM-BA, SenGenuity, SpyNIC, SST, лагатып SST, SuperFlash, Symmetricom , SyncServer, Tachyon, TimeSource, tinyAVR, UNI/O, Vectron і XMEGA з'яўляюцца зарэгістраванымі гандлёвымі маркамі Microchip Technology Incorporated у ЗША і іншых краінах. AgileSwitch, APT, ClockWorks, The Embedded Control Solutions Company, EtherSynch, Flashtec, Hyper Speed ​​Control, HyperLight Load, Libero, motorBench, mTouch, Powermite 3, Precision Edge, ProASIC, ProASIC Plus, лагатып ProASIC Plus, Quiet-Wire, SmartFusion, SyncWorld, Temux, TimeCesium, TimeHub, TimePictra, TimeProvider, TrueTime і ZL з'яўляюцца зарэгістраванымі гандлёвымі маркамі кампаніі Microchip Technology Incorporated у ЗША Adjacent Key Suppression, AKS, Analog-for-the-Digital Age, Any Capacitor, AnyIn, AnyOut, Augmented Switching , BlueSky, BodyCom, Clockstudio, CodeGuard, CryptoAuthentication, CryptoAutomotive, CryptoCompanion, CryptoController, dsPICDEM, dsPICDEM.net, Dynamic Average Matching, DAM, ECAN, Espresso T1S, EtherGREEN, GridTime, IdealBridge, In-Circuit Serial Programming, ICSP, INICnet, Інтэлектуальнае паралеленне, IntelliMOS, падключэнне паміж чыпамі, блакіроўшчык дрыгацення, ручка на дысплеі, KoD, maxCrypto, макс.View, memBrain, Mindi, MiWi, MPASM, MPF, MPLAB Certified logo, MPLIB, MPLINK, MultiTRAK, NetDetach, Omniscient Code Generation, PICDEM, PICDEM.net, PICkit, PICtail, PowerSmart, PureSilicon, QMatrix, REAL ICE, Ripple Blocker, RTAX , RTG4, SAMICE, Serial Quad I/O, simpleMAP, SimpliPHY, SmartBuffer, SmartHLS, SMART-IS, storClad, SQI, SuperSwitcher, SuperSwitcher II, Switchtec, SynchroPHY, Total Endurance, Trusted Time, TSHARC, USBCheck, VariSense, VectorBlox, VeriPHY, ViewSpan, WiperLock, XpressConnect і ZENA з'яўляюцца гандлёвымі маркамі кампаніі Microchip Technology Incorporated у ЗША і іншых краінах. SQTP з'яўляецца знакам абслугоўвання Microchip Technology Incorporated у ЗША. Лагатып Adaptec, Frequency on Demand, Silicon Storage Technology і Symmcom з'яўляюцца зарэгістраванымі гандлёвымі маркамі Microchip Technology Inc. у іншых краінах. GestIC з'яўляецца зарэгістраванай гандлёвай маркай Microchip Technology Germany II GmbH & Co. KG, даччынай кампаніі Microchip Technology Inc., у іншых краінах. Усе іншыя гандлёвыя маркі, згаданыя тут, з'яўляюцца ўласнасцю адпаведных кампаній. © 2023, Microchip Technology Incorporated і яе даччыныя кампаніі. Усе правы ахоўваюцца.
ISBN: 978-1-6683-2302-1 Сістэма менеджменту якасці (Задайце пытанне) Для атрымання інфармацыі аб сістэмах менеджменту якасці Microchip, калі ласка, наведайце www.microchip.com/quality.

Продажы і абслугоўванне па ўсім свеце

АМЕРЫКА	АЗІЯ/ЦІХІ АКІЯН	АЗІЯ/ЦІХІ АКІЯН	ЕЎРОПА
Карпаратыўны Офіс 2355 West Chandler Blvd. Чандлер, AZ 85224-6199 тэл.: 480-792-7200 Факс: 480-792-7277 Тэхнічная падтрымка: www.microchip.com/support Web Адрас: www.microchip.com Атланта Дулут, Джорджыя тэл.: 678-957-9614 Факс: 678-957-1455 Осцін, Тэхас тэл.: 512-257-3370 Бостан Westborough, MA Тэл.: 774-760-0087 Факс: 774-760-0088 Чыкага Ітаска, штат Ілінойс тэл.: 630-285-0071 Факс: 630-285-0075 Далас Addison, TX тэл.: 972-818-7423 Факс: 972-818-2924 Дэтройт Нові, М.І тэл.: 248-848-4000 Х'юстан, Тэхас тэл.: 281-894-5983 Індыянапаліс Noblesville, IN Тэл: 317-773-8323 Факс: 317-773-5453 тэл.: 317-536-2380 Лос-Анджэлес Mission Viejo, CA Тэл.: 949-462-9523 Факс: 949-462-9608 тэл.: 951-273-7800 Ролі, Паўночная Караліна тэл.: 919-844-7510 Нью-Ёрк, Нью-Ёрк тэл.: 631-435-6000 Сан-Хасэ, Каліфорнія тэл.: 408-735-9110 тэл.: 408-436-4270 Канада – Таронта тэл.: 905-695-1980 Факс: 905-695-2078	Аўстралія – Сіднэй Тэл.: 61-2-9868-6733 Кітай – Пекін Тэл.: 86-10-8569-7000 Кітай – Чэнду Тэл.: 86-28-8665-5511 Кітай - Чунцын Тэл.: 86-23-8980-9588 Кітай – Дунгуань Тэл.: 86-769-8702-9880 Кітай - Гуанчжоу Тэл.: 86-20-8755-8029 Кітай - Ханчжоу Тэл.: 86-571-8792-8115 Кітай – САР Ганконг Тэл.: 852-2943-5100 Кітай – Нанкін Тэл.: 86-25-8473-2460 Кітай - Ціндао Тэл.: 86-532-8502-7355 Кітай – Шанхай Тэл.: 86-21-3326-8000 Кітай – Шэньян Тэл.: 86-24-2334-2829 Кітай – Шэньчжэнь Тэл.: 86-755-8864-2200 Кітай – Сучжоу Тэл.: 86-186-6233-1526 Кітай - Ухань Тэл.: 86-27-5980-5300 Кітай – Сіань Тэл.: 86-29-8833-7252 Кітай - Сямэнь Тэл.: 86-592-2388138 Кітай - Чжухай Тэл.: 86-756-3210040	Індыя – Бангалор Тэл.: 91-80-3090-4444 Індыя – Нью-Дэлі Тэл.: 91-11-4160-8631 Індыя - Пуна Тэл.: 91-20-4121-0141 Японія – Осака Тэл.: 81-6-6152-7160 Японія – Токіо Тэл: 81-3-6880-3770 Карэя - Тэгу Тэл.: 82-53-744-4301 Карэя - Сеул Тэл.: 82-2-554-7200 Малайзія - Куала-Лумпур Тэл.: 60-3-7651-7906 Малайзія - Пенанг Тэл.: 60-4-227-8870 Філіпіны - Маніла Тэл.: 63-2-634-9065 Сінгапур Тэл.: 65-6334-8870 Тайвань - Сінь Чу Тэл.: 886-3-577-8366 Тайвань - Гаосюн Тэл.: 886-7-213-7830 Тайвань – Тайбэй Тэл.: 886-2-2508-8600 Тайланд - Бангкок Тэл.: 66-2-694-1351 В'етнам - Хашымін Тэл.: 84-28-5448-2100	Аўстрыя – Вельс Тэл.: 43-7242-2244-39 Факс: 43-7242-2244-393 Данія – Капенгаген Тэл.: 45-4485-5910 Факс: 45-4485-2829 Фінляндыя – Эспа Тэл.: 358-9-4520-820 Францыя – Парыж Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Германія – Гархінг Тэл.: 49-8931-9700 Германія - Хаан Тэл.: 49-2129-3766400 Германія – Хайльброн Тэл.: 49-7131-72400 Германія – Карлсруэ Тэл.: 49-721-625370 Германія – Мюнхен Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Германія – Розенхайм Тэл.: 49-8031-354-560 Ізраіль – Раанана Тэл.: 972-9-744-7705 Італія – Мілан Тэл.: 39-0331-742611 Факс: 39-0331-466781 Італія – Падуя Тэл.: 39-049-7625286 Нідэрланды – Drunen Тэл.: 31-416-690399 Факс: 31-416-690340 Нарвегія - Тронхейм Тэл.: 47-72884388 Польшча – Варшава Тэл.: 48-22-3325737 Румынія – Бухарэст Tel: 40-21-407-87-50 Іспанія - Мадрыд Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Швецыя – Гётэнберг Tel: 46-31-704-60-40 Швецыя – Стакгольм Тэл.: 46-8-5090-4654 Вялікабрытанія - Вокінгем Тэл.: 44-118-921-5800 Факс: 44-118-921-5820

© 2023 Microchip Technology Inc. і яе даччыныя кампаніі

Дакументы / Рэсурсы

Арбітр MICROCHIP DDR AXI4 [pdfКіраўніцтва карыстальніка DDR AXI4 Arbiter, DDR AXI4, арбітр

Спасылкі

• Кіраўніцтва карыстальніка