MICROCHIP DDR AXI4 Arbitre
Introduction: La norme de protocole AXI4-Stream utilise la terminologie Maître et Esclave. La terminologie Microchip équivalente utilisée dans ce document est Initiateur et Cible, respectivement.
Résumé: Le tableau suivant fournit un résumé des caractéristiques de l'arbitre DDR AXI4.
| Caractéristiques | Valeur |
|---|---|
| Version de base | Arbitre DDR AXI4 v2.2 |
| Familles d'appareils pris en charge | – |
| Licences de flux d'outils prises en charge | – |
Caractéristiques: L'arbitre DDR AXI4 possède les caractéristiques clés suivantes :
- IP core doit être installé dans le catalogue IP du logiciel Libero SoC.
- Le noyau est configuré, généré et instancié dans l'outil SmartDesign pour être inclus dans la liste des projets Libero.
Utilisation et performances de l'appareil :
| Détails de l'appareil | Famille | Appareil | Ressources | Performances (MHz) |
|---|---|---|---|---|
| LUT RAM DFF LSRAM SRAM Blocs mathématiques Chip Globals | Feu polaire | MPF300T-1 | 5411 4202 | 266 |
Description fonctionnelle
Description fonctionnelle : Cette section décrit les détails d'implémentation de DDR_AXI4_Arbiter. La figure suivante montre le schéma de brochage de niveau supérieur de l'arbitre DDR AXI4.
Paramètres DDR_AXI4_Arbiter et signaux d'interface
Paramètres de configuration :
Les paramètres de configuration de DDR_AXI4_Arbiter ne sont pas spécifiés dans ce document.
Signaux d'entrées et de sorties :
Les signaux d'entrée et de sortie pour DDR_AXI4_Arbiter ne sont pas spécifiés dans ce document.
Diagrammes de synchronisation
Les chronogrammes de DDR_AXI4_Arbiter ne sont pas spécifiés dans ce document.
Banc d'essai
Simulation:
Les détails de simulation pour DDR_AXI4_Arbiter ne sont pas spécifiés dans ce document.
Historique des révisions
L'historique de révision de DDR_AXI4_Arbiter n'est pas spécifié dans ce document.
Prise en charge des micropuces FPGA
Les informations de support Microchip FPGA pour DDR_AXI4_Arbiter ne sont pas spécifiées dans ce document.
Instructions d'utilisation du produit
- Installez DDR AXI4 Arbiter v2.2 dans le catalogue IP du logiciel Libero SoC.
- Configurez, générez et instanciez le noyau dans l'outil SmartDesign pour l'inclure dans la liste des projets Libero.
Présentation (Poser une question)
Les mémoires font partie intégrante de toute application vidéo et graphique typique. Ils sont utilisés pour mettre en mémoire tampon des images vidéo entières lorsque la mémoire locale du FPGA est insuffisante pour contenir l'image entière. Lorsqu'il y a plusieurs lectures et écritures d'images vidéo dans DDR, un arbitre sera nécessaire pour arbitrer entre plusieurs requêtes. L'IP DDR AXI4 Arbiter fournit 8 canaux d'écriture pour écrire des tampons de trame dans la mémoire DDR externe et 8 canaux de lecture pour lire les trames de la mémoire externe. L'arbitrage est basé sur le principe du premier arrivé, premier servi. Si deux demandes se produisent simultanément, le canal avec le numéro de canal le plus bas sera prioritaire. L'arbitre se connecte à l'IP du contrôleur DDR via l'interface AXI4. L'arbitre DDR AXI4 fournit une interface d'initiateur AXI4 aux contrôleurs DDR sur puce. L'arbitre prend en charge jusqu'à huit canaux d'écriture et huit canaux de lecture. Le bloc arbitre entre huit canaux de lecture pour fournir un accès au canal de lecture AXI selon le principe du premier arrivé, premier servi. Le bloc arbitre entre huit canaux d'écriture pour fournir un accès au canal d'écriture AXI selon le principe du premier arrivé, premier servi. Les huit canaux de lecture et d'écriture ont la même priorité. L'interface AXI4 Initiator de l'Arbiter IP peut être configurée pour différentes largeurs de données allant de 64 bits à 512 bits.
Important: La norme de protocole AXI4-Stream utilise la terminologie "Maître" et "Esclave". La terminologie Microchip équivalente utilisée dans ce document est Initiateur et Cible, respectivement.
Résumé (Poser une question)
Le tableau suivant fournit un résumé des caractéristiques de l'arbitre DDR AXI4.
Tableau 1. Caractéristiques de l'arbitre DDR AXI4
Ce document s'applique à DDR AXI4 Arbiter v2.2.
- SoC PolarFire®
- Feu polaire
- RTG4™
- IGLOO®2
- Smart Fusion® 2
Nécessite Libero® SoC v12.3 ou versions ultérieures. L'IP peut être utilisé en mode RTL sans aucune licence. Pour plus d'informations, voir DDR_AXI4_Arbiter.
Fonctionnalités (Poser une question)
L'arbitre DDR AXI4 possède les caractéristiques clés suivantes :
- Huit canaux d'écriture
- Huit canaux de lecture
- Interface AXI4 vers contrôleur DDR
- Largeur AXI4 configurable : 64, 128, 256 et 512 bits
- Largeur d'adresse configurable : 32 à 64 bits
Implémentation d'IP Core dans Libero® Design Suite (Poser une question)
IP core doit être installé dans le catalogue IP du logiciel Libero SoC. Celui-ci est installé automatiquement via la fonction de mise à jour du catalogue IP dans le logiciel Libero SoC, ou le noyau IP est téléchargé manuellement à partir du catalogue. Une fois le noyau IP installé dans le catalogue IP du logiciel Libero SoC, le noyau est configuré, généré et instancié dans l'outil SmartDesign pour être inclus dans la liste des projets Libero.
Utilisation et performances des appareils (Poser une question)
Le tableau suivant répertorie l'utilisation des périphériques utilisés pour DDR_AXI4_Arbiter.
Tableau 2. Utilisation de DDR_AXI4_Arbiter
| Appareil Détails | Ressources | Performances (MHz) | RAM | Blocs mathématiques | Ébrécher Mondiaux | |||
| Famille | Appareil | LUT | DFF | LSRAM | µSRAM | |||
| SoC PolarFire® | MPFS250T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| Feu polaire | MPF300T-1 | 5411 | 4202 | 266 | 13 | 1 | 0 | 0 |
| Smart Fusion® 2 | M2S150-1 | 5546 | 4309 | 192 | 15 | 1 | 0 | 0 |
Important:
- Les données du tableau précédent sont capturées à l'aide de paramètres de synthèse et de mise en page typiques. L'IP est configuré pour huit canaux d'écriture, huit canaux de lecture, une largeur d'adresse de 32 bits et une largeur de données de configuration de 512 bits.
- L'horloge est limitée à 200 MHz lors de l'exécution de l'analyse temporelle pour atteindre les performances.
Description fonctionnelle (Poser une question)
Cette section décrit les détails d'implémentation de DDR_AXI4_Arbiter. La figure suivante montre le schéma de brochage de niveau supérieur de l'arbitre DDR AXI4. Illustration 1-1. Schéma fonctionnel de brochage de niveau supérieur pour l'interface d'arbitre natif
La figure suivante montre le schéma fonctionnel au niveau du système du DDR_AXI4_Arbiter en mode d'interface Bus. Illustration 1-2. Schéma fonctionnel au niveau du système de DDR_AXI4_Arbiter
Une transaction de lecture est déclenchée en mettant le signal d'entrée r(x)_req_i au niveau haut sur un canal de lecture particulier. L'arbitre répond par un accusé de réception lorsqu'il est prêt à traiter la demande de lecture. Alors c'estampenregistre l'adresse AXI de départ et lit la taille de rafale qui est entrée depuis l'initiateur externe. Le canal traite les entrées et génère les transactions AXI requises pour lire les données de la mémoire DDR. La sortie de données de lecture de l'arbitre est commune à tous les canaux de lecture. Pendant la lecture des données, les données lues valides du canal correspondant passent à l'état haut. La fin de la transaction de lecture est indiquée par un signal de lecture terminée lorsque tous les octets demandés sont envoyés. Semblable à une transaction de lecture, une transaction d'écriture est déclenchée en mettant le signal d'entrée w(x)_req_i à l'état haut. En plus du signal de demande, l'adresse de début d'écriture et la longueur de salve doivent être fournies lors de la demande. Lorsque l'arbitre est disponible pour répondre à la demande écrite, il répond en envoyant un signal d'accusé de réception sur le canal correspondant. Ensuite, l'utilisateur doit fournir les données d'écriture avec le signal de données valides sur le canal. Le nombre d'horloges pendant lesquelles les données valides la période haute doit correspondre à la longueur de la rafale. L'arbitre achève l'opération d'écriture et met le signal d'écriture terminée au niveau haut indiquant l'achèvement de la transaction d'écriture.
Paramètres DDR_AXI4_Arbiter et signaux d'interface (Poser une question)
Cette section traite des paramètres du configurateur GUI DDR_AXI4_Arbiter et des signaux d'E/S.
2.1 Paramètres de configuration (Poser une question)
Le tableau suivant répertorie la description des paramètres de configuration utilisés dans l'implémentation matérielle de DDR_AXI4_Arbiter. Ce sont des paramètres génériques et peuvent varier selon les exigences de l'application.
Tableau 2-1. Paramètre de configuration
| Signal Nom | Description |
| Largeur ID AXI | Définit la largeur de l'ID AXI. |
| Largeur de données AXI | Définit la largeur des données AXI. |
| Largeur d'adresse AXI | Définit la largeur de l'adresse AXI |
| Nombre de canaux de lecture | Options pour sélectionner le nombre requis de canaux d'écriture dans le menu déroulant allant d'un canal à huit canaux d'écriture. |
| Nombre de canaux d'écriture | Options pour sélectionner le nombre requis de canaux de lecture dans le menu déroulant allant d'un canal à huit canaux de lecture. |
| AXI4_SELECTION | Options à choisir entre AXI4_MASTER et AXI4_MIRRORED_SLAVE. |
| Interface d'arbitrage | Option pour sélectionner l'interface de bus. |
Signaux d'entrées et de sorties (Poser une question)
Le tableau suivant répertorie les ports d'entrée et de sortie de l'interface DDR AXI4 Arbiter for Bus.
Tableau 2-2. Ports d'entrée et de sortie pour l'interface de bus arbitre
| Signal Nom | Direction | Largeur | Description |
| réinitialiser_i | Saisir | — | Signal de réinitialisation asynchrone actif bas à concevoir |
| sys_ckl_i | Saisir | — | Horloge système |
| ddr_ctrl_ready_i | Saisir | — | Reçoit le signal d'entrée prêt du contrôleur DDR |
| ARVALID_I_0 | Saisir | — | Demande de lecture du canal de lecture 0 |
| ARSIZE_I_0 | Saisir | 8 bits | lire la taille de rafale à partir du canal de lecture 0 |
| ARADDR_I_0 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 0 |
| ARREADY_O_0 | Sortir | — | Acquittement de l'arbitre pour lire la demande du canal de lecture 0 |
| RVALID_O_0 | Sortir | — | Données de lecture valides à partir du canal de lecture 0 |
| RDATA_O_0 | Sortir | [AXI_DATA_WIDTH-1 : 0] | Lire les données du canal de lecture 0 |
| RLAST_O_0 | Sortir | — | Lire le signal de fin de trame du canal de lecture 0 |
| BUSER_O_r0 | Sortir | — | Achèvement de la lecture pour lire le canal 0 |
| ARVALID_I_1 | Saisir | — | Demande de lecture du canal de lecture 1 |
| ARSIZE_I_1 | Saisir | 8 bits | Lire la taille de rafale à partir du canal de lecture 1 |
| ARADDR_I_1 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 1 |
| ARREADY_O_1 | Sortir | — | Acquittement de l'arbitre pour lire la demande du canal de lecture 1 |
| RVALID_O_1 | Sortir | — | Données de lecture valides à partir du canal de lecture 1 |
| RDATA_O_1 | Sortir | [AXI_DATA_WIDTH-1 : 0] | Lire les données du canal de lecture 1 |
| RLAST_O_1 | Sortir | — | Lire le signal de fin de trame du canal de lecture 1 |
| BUSER_O_r1 | Sortir | — | Achèvement de la lecture pour lire le canal 1 |
| ARVALID_I_2 | Saisir | — | Demande de lecture du canal de lecture 2 |
| ………..a continué | |||
| Signal Nom | Direction | Largeur | Description |
| ARSIZE_I_2 | Saisir | 8 bits | Lire la taille de rafale à partir du canal de lecture 2 |
| ARADDR_I_2 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 2 |
| ARREADY_O_2 | Sortir | — | Acquittement de l'arbitre pour lire la demande du canal de lecture 2 |
| RVALID_O_2 | Sortir | — | Données de lecture valides à partir du canal de lecture 2 |
| RDATA_O_2 | Sortir | [AXI_DATA_WIDTH-1 : 0] | Lire les données du canal de lecture 2 |
| RLAST_O_2 | Sortir | — | Lire le signal de fin de trame du canal de lecture 2 |
| BUSER_O_r2 | Sortir | — | Achèvement de la lecture pour lire le canal 2 |
| ARVALID_I_3 | Saisir | — | Demande de lecture du canal de lecture 3 |
| ARSIZE_I_3 | Saisir | 8 bits | Lire la taille de rafale à partir du canal de lecture 3 |
| ARADDR_I_3 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 3 |
| ARREADY_O_3 | Sortir | — | Acquittement de l'arbitre pour lire la demande du canal de lecture 3 |
| RVALID_O_3 | Sortir | — | Données de lecture valides à partir du canal de lecture 3 |
| RDATA_O_3 | Sortir | [AXI_DATA_WIDTH-1 : 0] | Lire les données du canal de lecture 3 |
| RLAST_O_3 | Sortir | — | Lire le signal de fin de trame du canal de lecture 3 |
| BUSER_O_r3 | Sortir | — | Achèvement de la lecture pour lire le canal 3 |
| ARVALID_I_4 | Saisir | — | Demande de lecture du canal de lecture 4 |
| ARSIZE_I_4 | Saisir | 8 bits | Lire la taille de rafale à partir du canal de lecture 4 |
| ARADDR_I_4 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 4 |
| ARREADY_O_4 | Sortir | — | Acquittement de l'arbitre pour lire la demande du canal de lecture 4 |
| RVALID_O_4 | Sortir | — | Données de lecture valides à partir du canal de lecture 4 |
| RDATA_O_4 | Sortir | [AXI_DATA_WIDTH-1 : 0] | Lire les données du canal de lecture 4 |
| RLAST_O_4 | Sortir | — | Lire le signal de fin de trame du canal de lecture 4 |
| BUSER_O_r4 | Sortir | — | Achèvement de la lecture pour lire le canal 4 |
| ARVALID_I_5 | Saisir | — | Demande de lecture du canal de lecture 5 |
| ARSIZE_I_5 | Saisir | 8 bits | Lire la taille de rafale à partir du canal de lecture 5 |
| ARADDR_I_5 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 5 |
| ARREADY_O_5 | Sortir | — | Acquittement de l'arbitre pour lire la demande du canal de lecture 5 |
| RVALID_O_5 | Sortir | — | Données de lecture valides à partir du canal de lecture 5 |
| RDATA_O_5 | Sortir | [AXI_DATA_WIDTH-1 : 0] | Lire les données du canal de lecture 5 |
| RLAST_O_5 | Sortir | — | Lire le signal de fin de trame du canal de lecture 5 |
| BUSER_O_r5 | Sortir | — | Achèvement de la lecture pour lire le canal 5 |
| ARVALID_I_6 | Saisir | — | Demande de lecture du canal de lecture 6 |
| ARSIZE_I_6 | Saisir | 8 bits | Lire la taille de rafale à partir du canal de lecture 6 |
| ARADDR_I_6 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 6 |
| ARREADY_O_6 | Sortir | — | Acquittement de l'arbitre pour lire la demande du canal de lecture 6 |
| RVALID_O_6 | Sortir | — | Données de lecture valides à partir du canal de lecture 6 |
| RDATA_O_6 | Sortir | [AXI_DATA_WIDTH-1 : 0] | Lire les données du canal de lecture 6 |
| RLAST_O_6 | Sortir | — | Lire le signal de fin de trame du canal de lecture 6 |
| ………..a continué | |||
| Signal Nom | Direction | Largeur | Description |
| BUSER_O_r6 | Sortir | — | Achèvement de la lecture pour lire le canal 6 |
| ARVALID_I_7 | Saisir | — | Demande de lecture du canal de lecture 7 |
| ARSIZE_I_7 | Saisir | 8 bits | Lire la taille de rafale à partir du canal de lecture 7 |
| ARADDR_I_7 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 7 |
| ARREADY_O_7 | Sortir | — | Acquittement de l'arbitre pour lire la demande du canal de lecture 7 |
| RVALID_O_7 | Sortir | — | Données de lecture valides à partir du canal de lecture 7 |
| RDATA_O_7 | Sortir | [AXI_DATA_WIDTH-1 : 0] | Lire les données du canal de lecture 7 |
| RLAST_O_7 | Sortir | — | Lire le signal de fin de trame du canal de lecture 7 |
| BUSER_O_r7 | Sortir | — | Achèvement de la lecture pour lire le canal 7 |
| AWSIZE_I_0 | Saisir | 8 bits | Taille de rafale d'écriture pour le canal d'écriture 0 |
| WDATA_I_0 | Saisir | [AXI_DATA_WIDTH-1:0] | Entrée de données vidéo pour écrire le canal 0 |
| WVALID_I_0 | Saisir | — | Écrire des données valides pour écrire le canal 0 |
| AWVALID_I_0 | Saisir | — | Demande d'écriture du canal d'écriture 0 |
| AWADDR_I_0 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 0 |
| AWREADY_O_0 | Sortir | — | Accusé de réception de l'arbitre pour la demande d'écriture du canal d'écriture 0 |
| BUSER_O_0 | Sortir | — | Achèvement d'écriture sur le canal d'écriture 0 |
| AWSIZE_I_1 | Saisir | 8 bits | Taille de rafale d'écriture pour le canal d'écriture 1 |
| WDATA_I_1 | Saisir | [AXI_DATA_WIDTH-1:0] | Entrée de données vidéo pour écrire le canal 1 |
| WVALID_I_1 | Saisir | — | Écrire des données valides pour écrire le canal 1 |
| AWVALID_I_1 | Saisir | — | Demande d'écriture du canal d'écriture 1 |
| AWADDR_I_1 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 1 |
| AWREADY_O_1 | Sortir | — | Accusé de réception de l'arbitre pour la demande d'écriture du canal d'écriture 1 |
| BUSER_O_1 | Sortir | — | Achèvement d'écriture sur le canal d'écriture 1 |
| AWSIZE_I_2 | Saisir | 8 bits | Taille de rafale d'écriture pour le canal d'écriture 2 |
| WDATA_I_2 | Saisir | [AXI_DATA_WIDTH-1:0] | Entrée de données vidéo pour écrire le canal 2 |
| WVALID_I_2 | Saisir | — | Écrire des données valides pour écrire le canal 2 |
| AWVALID_I_2 | Saisir | — | Demande d'écriture du canal d'écriture 2 |
| AWADDR_I_2 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 2 |
| AWREADY_O_2 | Sortir | — | Accusé de réception de l'arbitre pour la demande d'écriture du canal d'écriture 2 |
| BUSER_O_2 | Sortir | — | Achèvement d'écriture sur le canal d'écriture 2 |
| AWSIZE_I_3 | Saisir | 8 bits | Taille de rafale d'écriture pour le canal d'écriture 3 |
| WDATA_I_3 | Saisir | [AXI_DATA_WIDTH-1:0] | Entrée de données vidéo pour écrire le canal 3 |
| WVALID_I_3 | Saisir | — | Écrire des données valides pour écrire le canal 3 |
| AWVALID_I_3 | Saisir | — | Demande d'écriture du canal d'écriture 3 |
| AWADDR_I_3 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 3 |
| AWREADY_O_3 | Sortir | — | Accusé de réception de l'arbitre pour la demande d'écriture du canal d'écriture 3 |
| BUSER_O_3 | Sortir | — | Achèvement d'écriture sur le canal d'écriture 3 |
| AWSIZE_I_4 | Saisir | 8 bits | Taille de rafale d'écriture pour le canal d'écriture 4 |
| ………..a continué | |||
| Signal Nom | Direction | Largeur | Description |
| WDATA_I_4 | Saisir | [AXI_DATA_WIDTH-1:0] | Entrée de données vidéo pour écrire le canal 4 |
| WVALID_I_4 | Saisir | — | Écrire des données valides pour écrire le canal 4 |
| AWVALID_I_4 | Saisir | — | Demande d'écriture du canal d'écriture 4 |
| AWADDR_I_4 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 4 |
| AWREADY_O_4 | Sortir | — | Accusé de réception de l'arbitre pour la demande d'écriture du canal d'écriture 4 |
| BUSER_O_4 | Sortir | — | Achèvement d'écriture sur le canal d'écriture 4 |
| AWSIZE_I_5 | Saisir | 8 bits | Taille de rafale d'écriture pour le canal d'écriture 5 |
| WDATA_I_5 | Saisir | [AXI_DATA_WIDTH-1:0] | Entrée de données vidéo pour écrire le canal 5 |
| WVALID_I_5 | Saisir | — | Écrire des données valides pour écrire le canal 5 |
| AWVALID_I_5 | Saisir | — | Demande d'écriture du canal d'écriture 5 |
| AWADDR_I_5 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 5 |
| AWREADY_O_5 | Sortir | — | Accusé de réception de l'arbitre pour la demande d'écriture du canal d'écriture 5 |
| BUSER_O_5 | Sortir | — | Achèvement d'écriture sur le canal d'écriture 5 |
| AWSIZE_I_6 | Saisir | 8 bits | Taille de rafale d'écriture pour le canal d'écriture 6 |
| WDATA_I_6 | Saisir | [AXI_DATA_WIDTH-1:0] | Entrée de données vidéo pour écrire le canal 6 |
| WVALID_I_6 | Saisir | — | Écrire des données valides pour écrire le canal 6 |
| AWVALID_I_6 | Saisir | — | Demande d'écriture du canal d'écriture 6 |
| AWADDR_I_6 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 6 |
| AWREADY_O_6 | Sortir | — | Accusé de réception de l'arbitre pour la demande d'écriture du canal d'écriture 6 |
| BUSER_O_6 | Sortir | — | Achèvement d'écriture sur le canal d'écriture 6 |
| AWSIZE_I_7 | Saisir | 8 bits | Taille de rafale d'écriture à partir du canal d'écriture 7 |
| WDATA_I_7 | Saisir | [AXI_DATA_WIDTH-1:0] | Entrée de données vidéo pour écrire le canal 7 |
| WVALID_I_7 | Saisir | — | Écrire des données valides pour écrire le canal 7 |
| AWVALID_I_7 | Saisir | — | Ecrire une requête depuis le canal d'écriture 7 |
| AWADDR_I_7 | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 7 |
| AWREADY_O_7 | Sortir | — | Accusé de réception de l'arbitre pour la demande d'écriture du canal d'écriture 7 |
| BUSER_O_7 | Sortir | — | Achèvement d'écriture sur le canal d'écriture 7 |
Le tableau suivant répertorie les ports d'entrée et de sortie de l'arbitre DDR AXI4 pour l'interface native.
Tableau 2-3. Ports d'entrée et de sortie pour l'interface d'arbitrage natif
| Signal Nom | Direction | Largeur | Description |
| réinitialiser_i | Saisir | — | Signal de réinitialisation asynchrone bas actif à concevoir |
| sys_clk_i | Saisir | — | Horloge système |
| ddr_ctrl_ready_i | Saisir | — | Reçoit le signal d'entrée prêt du contrôleur DDR |
| r0_req_i | Saisir | — | Demande de lecture de l'initiateur 0 |
| r0_burst_size_i | Saisir | 8 bits | Lire la taille de rafale |
| r0_rstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 0 |
| r0_ack_o | Sortir | — | Accusé de réception de l'arbitre pour lire la demande de l'initiateur 0 |
| ………..a continué | |||
| Signal Nom | Direction | Largeur | Description |
| r0_data_valid_o | Sortir | — | Données de lecture valides à partir du canal de lecture 0 |
| r0_done_o | Sortir | — | Lire l'achèvement à l'initiateur 0 |
| r1_req_i | Saisir | — | Demande de lecture de l'initiateur 1 |
| r1_burst_size_i | Saisir | 8 bits | Lire la taille de rafale |
| r1_rstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 1 |
| r1_ack_o | Sortir | — | Accusé de réception de l'arbitre pour lire la demande de l'initiateur 1 |
| r1_data_valid_o | Sortir | — | Données de lecture valides à partir du canal de lecture 1 |
| r1_done_o | Sortir | — | Lire l'achèvement à l'initiateur 1 |
| r2_req_i | Saisir | — | Demande de lecture de l'initiateur 2 |
| r2_burst_size_i | Saisir | 8 bits | Lire la taille de rafale |
| r2_rstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 2 |
| r2_ack_o | Sortir | — | Accusé de réception de l'arbitre pour lire la demande de l'initiateur 2 |
| r2_data_valid_o | Sortir | — | Données de lecture valides à partir du canal de lecture 2 |
| r2_done_o | Sortir | — | Lire l'achèvement à l'initiateur 2 |
| r3_req_i | Saisir | — | Demande de lecture de l'initiateur 3 |
| r3_burst_size_i | Saisir | 8 bits | Lire la taille de rafale |
| r3_rstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 3 |
| r3_ack_o | Sortir | — | Accusé de réception de l'arbitre pour lire la demande de l'initiateur 3 |
| r3_data_valid_o | Sortir | — | Données de lecture valides à partir du canal de lecture 3 |
| r3_done_o | Sortir | — | Lire l'achèvement à l'initiateur 3 |
| r4_req_i | Saisir | — | Demande de lecture de l'initiateur 4 |
| r4_burst_size_i | Saisir | 8 bits | Lire la taille de rafale |
| r4_rstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 4 |
| r4_ack_o | Sortir | — | Accusé de réception de l'arbitre pour lire la demande de l'initiateur 4 |
| r4_data_valid_o | Sortir | — | Données de lecture valides à partir du canal de lecture 4 |
| r4_done_o | Sortir | — | Lire l'achèvement à l'initiateur 4 |
| r5_req_i | Saisir | — | Demande de lecture de l'initiateur 5 |
| r5_burst_size_i | Saisir | 8 bits | Lire la taille de rafale |
| r5_rstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 5 |
| r5_ack_o | Sortir | — | Accusé de réception de l'arbitre pour lire la demande de l'initiateur 5 |
| r5_data_valid_o | Sortir | — | Données de lecture valides à partir du canal de lecture 5 |
| r5_done_o | Sortir | — | Lire l'achèvement à l'initiateur 5 |
| r6_req_i | Saisir | — | Demande de lecture de l'initiateur 6 |
| r6_burst_size_i | Saisir | 8 bits | Lire la taille de rafale |
| r6_rstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 6 |
| r6_ack_o | Sortir | — | Accusé de réception de l'arbitre pour lire la demande de l'initiateur 6 |
| r6_data_valid_o | Sortir | — | Données de lecture valides à partir du canal de lecture 6 |
| r6_done_o | Sortir | — | Lire l'achèvement à l'initiateur 6 |
| r7_req_i | Saisir | — | Demande de lecture de l'initiateur 7 |
| r7_burst_size_i | Saisir | 8 bits | Lire la taille de rafale |
| ………..a continué | |||
| Signal Nom | Direction | Largeur | Description |
| r7_rstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à partir de laquelle la lecture doit être lancée pour le canal de lecture 7 |
| r7_ack_o | Sortir | — | Accusé de réception de l'arbitre pour lire la demande de l'initiateur 7 |
| r7_data_valid_o | Sortir | — | Données de lecture valides à partir du canal de lecture 7 |
| r7_done_o | Sortir | — | Lire l'achèvement à l'initiateur 7 |
| rdata_o | Sortir | [AXI_DATA_WIDTH - 1:0] | Sortie de données vidéo du canal de lecture |
| w0_burst_size_i | Saisir | 8 bits | Écrire la taille de rafale |
| w0_data_i | Saisir | [AXI_DATA_WIDTH - 1:0] | Entrée de données vidéo pour écrire le canal 0 |
| w0_data_valid_i | Saisir | — | Écrire des données valides pour écrire le canal 0 |
| w0_req_i | Saisir | — | Demande d'écriture de l'initiateur 0 |
| w0_wstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 0 |
| w0_ack_o | Sortir | — | Accusé de réception de l'arbitre pour écrire la demande de l'initiateur 0 |
| w0_done_o | Sortir | — | Écrire l'achèvement à l'initiateur 0 |
| w1_burst_size_i | Saisir | 8 bits | Écrire la taille de rafale |
| w1_data_i | Saisir | [AXI_DATA_WIDTH - 1:0] | Entrée de données vidéo pour écrire le canal 1 |
| w1_data_valid_i | Saisir | — | Écrire des données valides pour écrire le canal 1 |
| w1_req_i | Saisir | — | Demande d'écriture de l'initiateur 1 |
| w1_wstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 1 |
| w1_ack_o | Sortir | — | Accusé de réception de l'arbitre pour écrire la demande de l'initiateur 1 |
| w1_done_o | Sortir | — | Écrire l'achèvement à l'initiateur 1 |
| w2_burst_size_i | Saisir | 8 bits | Écrire la taille de rafale |
| w2_data_i | Saisir | [AXI_DATA_WIDTH - 1:0] | Entrée de données vidéo pour écrire le canal 2 |
| w2_data_valid_i | Saisir | — | Écrire des données valides pour écrire le canal 2 |
| w2_req_i | Saisir | — | Demande d'écriture de l'initiateur 2 |
| w2_wstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 2 |
| w2_ack_o | Sortir | — | Accusé de réception de l'arbitre pour écrire la demande de l'initiateur 2 |
| w2_done_o | Sortir | — | Écrire l'achèvement à l'initiateur 2 |
| w3_burst_size_i | Saisir | 8 bits | Écrire la taille de rafale |
| w3_data_i | Saisir | [AXI_DATA_WIDTH - 1:0] | Entrée de données vidéo pour écrire le canal 3 |
| w3_data_valid_i | Saisir | — | Écrire des données valides pour écrire le canal 3 |
| w3_req_i | Saisir | — | Demande d'écriture de l'initiateur 3 |
| w3_wstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 3 |
| w3_ack_o | Sortir | — | Accusé de réception de l'arbitre pour écrire la demande de l'initiateur 3 |
| w3_done_o | Sortir | — | Écrire l'achèvement à l'initiateur 3 |
| w4_burst_size_i | Saisir | 8 bits | Écrire la taille de rafale |
| w4_data_i | Saisir | [AXI_DATA_WIDTH - 1:0] | Entrée de données vidéo pour écrire le canal 4 |
| w4_data_valid_i | Saisir | — | Écrire des données valides pour écrire le canal 4 |
| w4_req_i | Saisir | — | Demande d'écriture de l'initiateur 4 |
| w4_wstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 4 |
| ………..a continué | |||
| Signal Nom | Direction | Largeur | Description |
| w4_ack_o | Sortir | — | Accusé de réception de l'arbitre pour écrire la demande de l'initiateur 4 |
| w4_done_o | Sortir | — | Écrire l'achèvement à l'initiateur 4 |
| w5_burst_size_i | Saisir | 8 bits | Écrire la taille de rafale |
| w5_data_i | Saisir | [AXI_DATA_WIDTH - 1:0] | Entrée de données vidéo pour écrire le canal 5 |
| w5_data_valid_i | Saisir | — | Écrire des données valides pour écrire le canal 5 |
| w5_req_i | Saisir | — | Demande d'écriture de l'initiateur 5 |
| w5_wstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 5 |
| w5_ack_o | Sortir | — | Accusé de réception de l'arbitre pour écrire la demande de l'initiateur 5 |
| w5_done_o | Sortir | — | Écrire l'achèvement à l'initiateur 5 |
| w6_burst_size_i | Saisir | 8 bits | Écrire la taille de rafale |
| w6_data_i | Saisir | [AXI_DATA_WIDTH - 1:0] | Entrée de données vidéo pour écrire le canal 6 |
| w6_data_valid_i | Saisir | — | Écrire des données valides pour écrire le canal 6 |
| w6_req_i | Saisir | — | Demande d'écriture de l'initiateur 6 |
| w6_wstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 6 |
| w6_ack_o | Sortir | — | Accusé de réception de l'arbitre pour écrire la demande de l'initiateur 6 |
| w6_done_o | Sortir | — | Écrire l'achèvement à l'initiateur 6 |
| w7_burst_size_i | Saisir | 8 bits | Écrire la taille de rafale |
| w7_data_i | Saisir | [AXI_DATA_WIDTH - 1:0] | Entrée de données vidéo pour écrire le canal 7 |
| w7_data_valid_i | Saisir | — | Écrire des données valides pour écrire le canal 7 |
| w7_req_i | Saisir | — | Demande d'écriture de l'initiateur 7 |
| w7_wstart_addr_i | Saisir | [AXI_ADDR_WIDTH - 1:0] | Adresse DDR à laquelle l'écriture doit se produire à partir du canal d'écriture 7 |
| w7_ack_o | Sortir | — | Accusé de réception de l'arbitre pour écrire la demande de l'initiateur 7 |
| w7_done_o | Sortir | — | Écrire l'achèvement à l'initiateur 7 |
| Signaux AXI I/F | |||
| Lire le canal d'adresse | |||
| arid_o | Sortir | [AXI_ID_WIDTH - 1:0] | Lire l'identifiant de l'adresse. Identification tag pour le groupe de signaux d'adresse de lecture. |
| araddr_o | Sortir | [AXI_ADDR_WIDTH - 1:0] | Lire l'adresse. Fournit l'adresse initiale d'une transaction de lecture en rafale.
Seule l'adresse de début de la rafale est fournie. |
| arlen_o | Sortir | [7:0] | Longueur d'éclatement. Fournit le nombre exact de transferts dans une rafale. Cette information détermine le nombre de transferts de données associés à l'adresse. |
| arsize_o | Sortir | [2:0] | Taille de rafale. Taille de chaque transfert dans la rafale. |
| arburst_o | Sortir | [1:0] | Type rafale. Couplé aux informations de taille, détaille comment l'adresse de chaque transfert dans la rafale est calculée.
Fixé à 2'b01 à Rafale d'adresse incrémentale. |
| arlock_o | Sortir | [1:0] | Type de verrouillage. Fournit des informations supplémentaires sur les caractéristiques atomiques du transfert.
Fixé à 2'b00 à Accès Normal. |
| ………..a continué | |||
| Signal Nom | Direction | Largeur | Description |
| archache_o | Sortir | [3:0] | Type de cache. Fournit des informations supplémentaires sur les caractéristiques de mise en cache du transfert.
Fixé à 4'b0000 à Non-cacheable et non-bufferable. |
| arprot_o | Sortir | [2:0] | Type de protection. Fournit des informations sur l'unité de protection pour la transaction. Fixé à 3'b000 à Accès normal et sécurisé aux données. |
| arvalid_o | Sortir | — | Adresse de lecture valide. Lorsque HIGH, l'adresse lue et les informations de commande sont valides et restent à l'état haut jusqu'à ce que le signal d'accusé de réception d'adresse, déjà, soit à l'état haut.
1 = Adresse et informations de contrôle valides 0 = informations d'adresse et de contrôle non valides |
| dejà_o | Saisir | — | Adresse de lecture prête. La cible est prête à accepter une adresse et les signaux de contrôle associés.
1 = cible prête 0 = cible pas prête |
| Lire le canal de données | |||
| débarrasser | Saisir | [AXI_ID_WIDTH - 1:0] | Lire l'ID tag. IDENTIFIANT tag du groupe de signaux de données lues. La valeur rid est générée par la cible et doit correspondre à la valeur arid de la transaction de lecture à laquelle elle répond. |
| rdata | Saisir | [AXI_DATA_WIDTH - 1:0] | Lire les données |
| REER | Saisir | [1:0] | Lire la réponse.
L'état du transfert de lecture. Les réponses autorisées sont OKAY, EXOKAY, SLVERR et DECERR. |
| dernier | Saisir | — | Lire en dernier.
Dernier transfert dans une rafale de lecture. |
| valide | Saisir | — | Lecture valide. Les données de lecture requises sont disponibles et le transfert de lecture peut se terminer.
1 = lire les données disponibles 0 = données de lecture non disponibles |
| prêt | Sortir | — | Lire prêt. L'initiateur peut accepter les données lues et les informations de réponse.
1 = initiateur prêt 0 = initiateur pas prêt |
| Ecrire le canal d'adresse | |||
| au loin | Sortir | [AXI_ID_WIDTH - 1:0] | Écrivez l'identifiant de l'adresse. Identification tag pour le groupe de signaux d'adresse d'écriture. |
| awaddr | Sortir | [AXI_ADDR_WIDTH - 1:0] | Adresse d'écriture. Fournit l'adresse du premier transfert dans une transaction d'écriture en rafale. Les signaux de commande associés sont utilisés pour déterminer les adresses des transferts restants dans la rafale. |
| poinçon | Sortir | [7:0] | Longueur d'éclatement. Fournit le nombre exact de transferts dans une rafale. Cette information détermine le nombre de transferts de données associés à l'adresse. |
| pas grand | Sortir | [2:0] | Taille de rafale. Taille de chaque transfert dans la rafale. Les stroboscopes de voies d'octets indiquent exactement quelles voies d'octets mettre à jour. |
| coup de foudre | Sortir | [1:0] | Type rafale. Couplé aux informations de taille, détaille comment l'adresse de chaque transfert dans la rafale est calculée.
Fixé à 2'b01 à Rafale d'adresse incrémentale. |
| ………..a continué | |||
| Signal Nom | Direction | Largeur | Description |
| maladroit | Sortir | [1:0] | Type de verrouillage. Fournit des informations supplémentaires sur les caractéristiques atomiques du transfert.
Fixé à 2'b00 à Accès Normal. |
| awcache | Sortir | [3:0] | Type de cache. Indique les attributs de mise en mémoire tampon, de mise en cache, d'écriture immédiate, de réécriture et d'allocation de la transaction.
Fixé à 4'b0000 à Non-cacheable et non-bufferable. |
| mauvais | Sortir | [2:0] | Type de protection. Indique le niveau de protection normal, privilégié ou sécurisé de la transaction et si la transaction est un accès aux données ou un accès aux instructions. Fixé à 3'b000 à Accès normal et sécurisé aux données. |
| pas valide | Sortir | — | Adresse d'écriture valide. Indique qu'une adresse d'écriture valide et des informations de contrôle sont disponibles.
1 = informations d'adresse et de contrôle disponibles 0 = informations d'adresse et de contrôle non disponibles. Les informations d'adresse et de commande restent stables jusqu'à ce que le signal d'accusé de réception d'adresse, déjà prêt, passe au niveau HAUT. |
| déjà | Saisir | — | Adresse d'écriture prête. Indique que la cible est prête à accepter une adresse et les signaux de contrôle associés.
1 = cible prête 0 = cible pas prête |
| Canal de données d'écriture | |||
| wdata | Sortir | [AXI_DATA_WIDTH - 1:0] | Écrire des données |
| wstrb | Sortir | [AXI_DATA_WIDTH - 8:0] | Écrivez des stroboscopes. Ce signal indique quelles voies d'octets mettre à jour en mémoire. Il y a un stroboscope d'écriture pour chaque huit bits du bus de données d'écriture. |
| wlast | Sortir | — | Écrivez en dernier. Dernier transfert dans une rafale d'écriture. |
| wvalid | Sortir | — | Écrire valide. Des données d'écriture valides et des flashs sont disponibles. 1 = données d'écriture et stroboscopes disponibles
0 = écrire des données et des stroboscopes non disponibles |
| déjà prêt | Saisir | — | Écrivez prêt. La cible peut accepter les données d'écriture. 1 = cible prête
0 = cible pas prête |
| Ecrire le canal de réponse | |||
| offre | Saisir | [AXI_ID_WIDTH - 1:0] | ID de réponse. L'identifiant tag de la réponse d'écriture. La valeur de l'enchère doit correspondre à la valeur awid de la transaction d'écriture à laquelle la cible répond. |
| bresp | Saisir | [1:0] | Rédigez la réponse. Statut de la transaction d'écriture. Les réponses autorisées sont OKAY, EXOKAY, SLVERR et DECERR. |
| valide | Saisir | — | Réponse d'écriture valide. Une réponse d'écriture valide est disponible. 1 = réponse en écriture disponible
0 = réponse d'écriture non disponible |
| pain | Sortir | — | Réponse prête. L'initiateur peut accepter les informations de réponse.
1 = initiateur prêt 0 = initiateur pas prêt |
Chronogrammes (Poser une question)
Cette section traite des chronogrammes DDR_AXI4_Arbiter. Les figures suivantes montrent la connexion des entrées de demande de lecture et d'écriture, l'adresse mémoire de départ, les entrées d'écriture de l'initiateur externe, l'accusé de réception de lecture ou d'écriture et les entrées d'achèvement de lecture ou d'écriture fournies par l'arbitre.
Figure 3-1. Chronogramme des signaux utilisés en écriture/lecture via l'interface AXI4
Banc de test (Poser une question)
Un banc de test unifié est utilisé pour vérifier et tester DDR_AXI4_Arbiter appelé banc de test utilisateur. Testbench est fourni pour vérifier la fonctionnalité de l'IP DDR_AXI4_Arbiter. Ce banc de test fonctionne uniquement pour deux canaux de lecture et deux canaux d'écriture avec une configuration d'interface de bus.
Simulation (Poser une question)
Les étapes suivantes décrivent comment simuler le cœur à l'aide du testbench :
- Ouvrez l'onglet Libero® SoC Catalog, développez Solutions-Video, double-cliquez sur DDR_AXI4_Arbiter, puis cliquez sur OK. La documentation associée à l'IP est répertoriée sous Documentation. Important : Si vous ne voyez pas l'onglet Catalogue, accédez à View > Menu Windows et cliquez sur Catalogue pour le rendre visible.
Figure 4-1. DDR_AXI4_Arbiter IP Core dans le catalogue Libero SoC
La fenêtre Créer un composant apparaît comme illustré ci-dessous. Cliquez sur OK. Assurez-vous que le nom est DDR_AXI4_ARBITER_PF_C0.
Figure 4-2. Créer un composant
Configurez l'IP pour 2 canaux de lecture, 2 canaux d'écriture et sélectionnez Bus Interface comme indiqué dans la figure suivante et cliquez sur OK pour générer l'IP.
Figure 4-3. Configuration
Dans l'onglet Stimulus Hierarchy, sélectionnez le testbench (DDR_AXI4_ARBITER_PF_tb.v), faites un clic droit puis cliquez sur Simulate Pre-Synth Design > Open Interactively.
Important: Si vous ne voyez pas l'onglet Hiérarchie des stimuli, accédez à View > Menu Windows et cliquez sur Stimulus Hierarchy pour le rendre visible.
Figure 4-4. Simulation de conception de pré-synthèse
ModelSim s'ouvre avec le testbench file, comme le montre la figure suivante.
Figure 4-5. Fenêtre de simulation ModelSim
Important: Si la simulation est interrompue en raison de la limite d'exécution spécifiée dans le .do file, utilisez la commande run -all pour terminer la simulation.
Historique des révisions (Poser une question)
L'historique des révisions décrit les modifications apportées au document. Les modifications sont répertoriées par révision, en commençant par la publication la plus récente.
Tableau 5-1. Historique des révisions
| Révision | Date | Description |
| A | 04/2023 | Voici la liste des modifications apportées à la révision A du document :
• Migration du document vers le modèle Microchip. • Mise à jour du numéro de document en DS00004976A à partir de 50200950. • Ajoutée 4. Banc d'essai. |
| 2.0 | — | Voici la liste des modifications apportées à la révision 2.0 du document :
• Ajoutée Figure 1-2. • Ajoutée Tableau 2-2. • Mise à jour des noms de certains noms de signaux d'entrée et de sortie dans Tableau 2-2. |
| 1.0 | — | Version initiale. |
Assistance Microchip FPGA (Poser une question)
Le groupe de produits Microchip FPGA soutient ses produits avec divers services de support, y compris le service client, le centre de support technique client, un website et des bureaux de vente dans le monde entier. Les clients sont invités à consulter les ressources en ligne de Microchip avant de contacter l'assistance, car il est très probable que leurs questions aient déjà reçu une réponse. Contactez le centre d'assistance technique via le website à l'adresse www.microchip.com/support. Mentionnez le numéro de pièce de l'appareil FPGA, sélectionnez la catégorie de cas appropriée et téléchargez la conception files lors de la création d'un dossier de support technique. Contactez le service client pour une assistance produit non technique, telle que la tarification des produits, les mises à niveau des produits, les informations mises à jour, l'état de la commande et l'autorisation.
- Depuis l'Amérique du Nord, appelez le 800.262.1060
- Depuis le reste du monde, appelez le 650.318.4460
- Fax, de n'importe où dans le monde, 650.318.8044
Informations sur la puce (Poser une question)
La micropuce Web(Poser une question)
Microchip fournit une assistance en ligne via notre website à www.microchip.com/. Cette weble site est utilisé pour faire files et informations facilement accessibles aux clients. Voici quelques-uns des contenus disponibles :
- Assistance produit – Fiches techniques et errata, notes d'application et sampprogrammes de fichiers, ressources de conception, guides de l'utilisateur et documents de support matériel, dernières versions de logiciels et logiciels archivés
- Assistance technique générale – Foire aux questions (FAQ), demandes d'assistance technique, groupes de discussion en ligne, liste des membres du programme de partenariat de conception Microchip
- Entreprise de Microchip – Guides de sélection et de commande de produits, derniers communiqués de presse de Microchip, liste des séminaires et événements, listes des bureaux de vente, des distributeurs et des représentants d'usine de Microchip
Service de notification de changement de produit (Poser une question)
Le service de notification de changement de produit de Microchip aide les clients à rester informés sur les produits Microchip. Les abonnés recevront des notifications par e-mail chaque fois qu'il y aura des changements, des mises à jour, des révisions ou des errata liés à une famille de produits ou à un outil de développement spécifique. Pour vous inscrire, rendez-vous sur www.microchip.com/pcn et suivez les instructions d'inscription.
Service client (Poser une question)
Les utilisateurs de produits Microchip peuvent recevoir de l'aide via plusieurs canaux :
- Distributeur ou représentant
- Bureau de vente local
- Ingénieur Solutions Embarquées (ESE)
- Assistance technique
Les clients doivent contacter leur distributeur, représentant ou ESE pour obtenir de l'aide. Les bureaux de vente locaux sont également disponibles pour aider les clients. Une liste des bureaux de vente et des emplacements est incluse dans ce document. Le support technique est disponible via le website à: www.microchip.com/support.
Microchip conçoit la fonction de protection du code (Poser une question)
Notez les détails suivants concernant la fonction de protection du code sur les produits Microchip :
- Les produits Microchip répondent aux spécifications contenues dans leur fiche technique Microchip particulière.
- Microchip estime que sa gamme de produits est sécurisée lorsqu'elle est utilisée de la manière prévue, dans le cadre des spécifications de fonctionnement et dans des conditions normales.
- Microchip valorise et protège agressivement ses droits de propriété intellectuelle. Les tentatives de violation des fonctions de protection du code du produit Microchip sont strictement interdites et peuvent enfreindre la loi sur le droit d'auteur DigitalMillennium.
- Ni Microchip ni aucun autre fabricant de semi-conducteurs ne peut garantir la sécurité de son code. La protection du code ne signifie pas que nous garantissons que le produit est « incassable ». La protection du code évolue constamment. Microchip s'engage à améliorer en permanence les fonctionnalités de protection du code de ses produits.
Mentions légales (Poser une question)
Cette publication et les informations qu'elle contient ne peuvent être utilisées qu'avec les produits Microchip, y compris pour concevoir, tester et intégrer les produits Microchip à votre application. L'utilisation de ces informations de toute autre manière viole ces conditions. Les informations concernant les applications de l'appareil sont fournies uniquement pour votre commodité et peuvent être remplacées par des mises à jour. Il est de votre responsabilité de vous assurer que votre application répond à vos spécifications. Contactez votre bureau de vente Microchip local pour une assistance supplémentaire ou obtenez une assistance supplémentaire sur www.microchip.com/en-us/support/design-help/ services d'assistance à la clientèle. CES INFORMATIONS SONT FOURNIES PAR MICROCHIP « EN L'ÉTAT ». MICROCHIP NE FAIT AUCUNE DÉCLARATION OU GARANTIE D'AUCUNE SORTE, EXPRESSE OU IMPLICITE, ÉCRITE OU ORALE, LÉGALE OU AUTRE, RELATIVE AUX INFORMATIONS, Y COMPRIS, MAIS SANS S'Y LIMITER, TOUTE GARANTIE IMPLICITE DE NON-CONTREFAÇON, DE QUALITÉ MARCHANDE ET D'ADÉQUATION À UN USAGE PARTICULIER, OU GARANTIES LIÉS À SON ÉTAT, SA QUALITÉ OU SES PERFORMANCES. EN AUCUN CAS, MICROCHIP NE SERA RESPONSABLE DES PERTES, DOMMAGES, COÛTS OU DÉPENSES INDIRECTS, SPÉCIAUX, PUNITIFS, ACCESSOIRES OU CONSÉCUTIFS DE QUELQUE NATURE QUE CE SOIT LIÉS À L'INFORMATION OU À SON UTILISATION, MÊME SI MICROCHIP A ÉTÉ INFORMÉ DE LA POSSIBILITÉ OU LES DOMMAGES SONT-ILS PRÉVISIBLES ? DANS TOUTE LA MESURE AUTORISÉE PAR LA LOI, LA RESPONSABILITÉ TOTALE DE MICROCHIP SUR TOUTES LES RÉCLAMATIONS LIÉES DE QUELQUE FAÇON QUE CE SOIT À L'INFORMATION OU À SON UTILISATION NE DÉPASSERA PAS LE NOMBRE DE FRAIS, LE CAS ÉCHÉANT, QUE VOUS AVEZ PAYÉS DIRECTEMENT À MICROCHIP POUR L'INFORMATION. L'utilisation d'appareils Microchip dans des applications de survie et/ou de sécurité est entièrement aux risques de l'acheteur, et l'acheteur accepte de défendre, d'indemniser et d'exonérer Microchip de tout dommage, réclamation, poursuite ou dépense résultant d'une telle utilisation. Aucune licence n'est transmise, implicitement ou autrement, en vertu des droits de propriété intellectuelle de Microchip, sauf indication contraire.
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Tél. : 61-2-9868-6733 Chine – Pékin Tél. : 86-10-8569-7000 Chine – Chengdu Tél. : 86-28-8665-5511 Chine – Chongqing Tél. : 86-23-8980-9588 Chine – Dongguan Tél. : 86-769-8702-9880 Chine – Guangzhou Tél. : 86-20-8755-8029 Chine – Hangzhou Tél. : 86-571-8792-8115 Chine – RAS de Hong Kong Tél. : 852-2943-5100 Chine – Nankin Tél. : 86-25-8473-2460 Chine – Qingdao Tél. : 86-532-8502-7355 Chine – Shanghai Tél. : 86-21-3326-8000 Chine – Shenyang Tél. : 86-24-2334-2829 Chine – Shenzhen Tél. : 86-755-8864-2200 Chine – Suzhou Tél. : 86-186-6233-1526 Chine – Wuhan Tél. : 86-27-5980-5300 Chine – Xian Tél. : 86-29-8833-7252 Chine – Xiamen Tél. : 86-592-2388138 Chine – Zhuhai Tél. : 86-756-3210040 |
Inde – Bangalore
Tél. : 91-80-3090-4444 Inde – New Delhi Tél. : 91-11-4160-8631 Inde – Pune Tél. : 91-20-4121-0141 Japon – Osaka Tél. : 81-6-6152-7160 Japon – Tokyo Tél : 81-3-6880-3770 Corée – Daegu Tél. : 82-53-744-4301 Corée – Séoul Tél. : 82-2-554-7200 Malaisie – Kuala Lumpur Tél. : 60-3-7651-7906 Malaisie – Penang Tél. : 60-4-227-8870 Philippines – Manille Tél. : 63-2-634-9065 Singapour Tél. : 65-6334-8870 Taïwan – Hsin Chu Tél. : 886-3-577-8366 Taïwan – Kaohsiung Tél. : 886-7-213-7830 Taïwan – Taipei Tél. : 886-2-2508-8600 Thaïlande – Bangkok Tél. : 66-2-694-1351 Vietnam–Ho Chi Minh Tél. : 84-28-5448-2100 |
Autriche – Wels
Tél. : 43-7242-2244-39 Télécopieur : 43-7242-2244-393 Danemark – Copenhague Tél. : 45-4485-5910 Télécopieur : 45-4485-2829 Finlande – Espoo Tél. : 358-9-4520-820 France – Paris Tel: 33-1-69-53-63-20 Fax: 33-1-69-30-90-79 Allemagne – Garching Tél. : 49-8931-9700 Allemagne – Haan Tél. : 49-2129-3766400 Allemagne – Heilbronn Tél. : 49-7131-72400 Allemagne – Karlsruhe Tél. : 49-721-625370 Allemagne – Munich Tel: 49-89-627-144-0 Fax: 49-89-627-144-44 Allemagne – Rosenheim Tél. : 49-8031-354-560 Israël – Raanana Tél. : 972-9-744-7705 Italie – Milan Tél. : 39-0331-742611 Télécopieur : 39-0331-466781 Italie – Padoue Tél. : 39-049-7625286 Pays-Bas – Drunen Tél. : 31-416-690399 Télécopieur : 31-416-690340 Norvège – Trondheim Tél. : 47-72884388 Pologne – Varsovie Tél. : 48-22-3325737 Roumanie – Bucarest Tel: 40-21-407-87-50 Espagne – Madrid Tel: 34-91-708-08-90 Fax: 34-91-708-08-91 Suède – Göteborg Tel: 46-31-704-60-40 Suède – Stockholm Tél. : 46-8-5090-4654 Royaume-Uni – Wokingham Tél. : 44-118-921-5800 Télécopieur : 44-118-921-5820 |
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