VHDL VITAL™
Guide simulasi

Bubuka

VHDL Vital Simulasi Guide Ieu ngandung émbaran ngeunaan ngagunakeun ModelSim mun simulate desain pikeun alat Microsemi SoC. Tingali kana pitulung online kanggo inpormasi tambahan ngeunaan cara ngagunakeun parangkat lunak SoC.
Tingali kana dokuméntasi anu kalebet sareng simulator anjeun kanggo inpormasi ngeunaan ngalaksanakeun simulasi.

Asumsi Dokumén
Dokumén ieu nganggap hal ieu:

1. Anjeun parantos masang parangkat lunak Libero SoC. Dokumén ieu kanggo parangkat lunak Libero SoC v10.0 sareng langkung luhur. Pikeun vérsi software saméméhna, tingali dina Warisan VHDL Vital Simulasi Guide.
2. Anjeun parantos masang simulator VHDL VITAL anjeun.
3. Anjeun wawuh jeung workstations UNIX jeung sistem operasi atawa jeung PC jeung lingkungan operasi Windows.
4. Anjeun wawuh sareng arsitéktur FPGA sareng parangkat lunak desain FPGA.

Konvénsi Dokumén
Dokumén ieu ngagunakeun variabel di handap ieu:

• perpustakaan kulawarga FPGA ditémbongkeun salaku . Gantikeun variabel kulawarga FPGA anu dipikahoyong sareng kulawarga alat upami diperyogikeun. Pikeun example: vcom -pagawean .vhd
• Perpustakaan VHDL anu disusun dipidangkeun salaku . Pangganti pikeun variabel kulawarga VHDL anu dipikahoyong upami diperyogikeun. Basa VHDL merlukeun ngaran perpustakaan dimimitian ku karakter alfa.

Pitulung Online
Parangkat lunak Microsemi SoC hadir kalayan bantosan online. Bantuan online khusus pikeun unggal alat parangkat lunak sayogi tina ménu Pitulung.

Disetél

Bab ieu ngandung inpormasi ngeunaan nyetél simulator ModelSim pikeun simulasi desain Microsemi SoC.
Bab ieu kalebet sarat parangkat lunak, léngkah-léngkah anu ngajelaskeun kumaha carana nyusun perpustakaan Microsemi SoC FPGA, sareng inpormasi pangaturan sanésna pikeun alat simulasi anu anjeun anggo.

Sarat parangkat lunak
Inpormasi dina pituduh ieu manglaku ka Microsemi Libero SoC Software v10.0 sareng di luhur sareng simulator VHDL anu patuh IEEE1076.
Salaku tambahan, pituduh ieu ngandung inpormasi ngeunaan ngagunakeun simulators ModelSim.
Kanggo inpo husus ngeunaan versi nu rilis ieu ngarojong, buka sistem rojongan teknis dina Microsemi web situs (http://www.actel.com/custsup/search.html) sareng milarian kecap konci pihak katilu.

ModelSim
Kusabab jalur instalasi beda-beda pikeun tiap pamaké sarta unggal instalasi, dokumén ieu ngagunakeun $ALSDIR pikeun nunjukkeun lokasi dimana software kasebut dipasang. Upami anjeun pangguna Unix, kantun jieun variabel lingkungan anu disebut ALSDIR sareng setel nilaina kana jalur pamasangan. Upami anjeun pangguna Windows, gentos $ ALSDIR sareng jalur pamasangan dina paréntah.
Paké prosedur di handap pikeun compile perpustakaan pikeun simulators ModelSim. Ketik paréntah UNIX dina ajakan UNIX. Ketik paréntah Windows dina baris paréntah tina jandela ModelSim Transcript.
Paréntah di handap kanggo Windows. Pikeun ngajantenkeun paréntah dianggo pikeun UNIX, anggo garis miring maju tibatan garis miring deui.

Prosedur ieu nyusun perpustakaan Microsemi VITAL dina diréktori $ ALSDIR \ lib \ vtl \ 95 \ mti. Anjeun kedah nyusun modél perpustakaan FPGA pikeun perpustakaan VITAL tiasa dianggo leres.
Catetan: Upami tos aya diréktori MTI dina diréktori $ALSDIR\lib\vtl\95, perpustakaan anu disusun tiasa aya, sareng anjeun henteu kedah ngalakukeun prosedur ieu.

1. Jieun perpustakaan disebut mti dina $ ALSDIR \ lib \ vtl \ 95 diréktori.
2. Nelepon simulator ModelSim (Windows wungkul).
3. Robah kana diréktori $ALSDIR\lib\vtl\95\mti. Lebetkeun paréntah di handap ieu dina ajakan: cd $ALSDIR\lib\vtl\95\mti
4. Jieun a perpustakaan kulawarga. Lebetkeun paréntah di handap ieu dina ajakan: vlib
5. Peta perpustakaan VITAL ka diréktori. Lebetkeun paréntah di handap ieu dina ajakan: vmap $ALSDIR\lib\vtl\95\mti\
6. Kompilkeun perpustakaan VITAL anjeun.
   vcom -pagawean ../ .vhd
   Pikeun example, pikeun compile perpustakaan 40MX pikeun simulator Anjeun, ngetik paréntah di handap: vcom -work a40mx ../40mx.vhd
7. (Opsional) Nyusun perpustakaan migrasi. Ngan laksanakeun léngkah ieu upami anjeun kedah nganggo perpustakaan migrasi. Ketik paréntah di handap ieu dina ajakan: vcom -work ../ _mig.vhd

Aliran Desain

Bab ieu ngajelaskeun aliran desain pikeun simulasi desain sareng alat simulasi VHDL VITAL-patuh.

VHDL VITAL Desain Aliran
Aliran desain VHDL VITAL ngagaduhan opat léngkah utama:

1. Jieun Desain
2. Ngalaksanakeun Desain
3. Pemrograman
4. Verifikasi Sistim

Bagian di handap ngajéntrékeun léngkah-léngkah ieu.

Jieun Desain
Salila nyieun/verifikasi desain, desain direbut dina sumber VHDL tingkat RTL (perilaku). file.
Saatos nyandak desain, anjeun tiasa ngalakukeun simulasi paripolah VHDL file pikeun pariksa yén kode VHDL leres. Kodeu teras disintésis kana netlist VHDL tingkat gerbang (struktural). Saatos sintésis, anjeun tiasa ngalakukeun simulasi struktural pre-layout pilihan tina desain. Tungtungna, hiji netlist EDIF dihasilkeun pikeun pamakéan dina Libero SoC sarta VHDL struktural post-layout netlist dihasilkeun pikeun simulasi timing dina simulator VHDL VITAL-patuh.

VHDL Sumber Éntri
Lebetkeun sumber desain VHDL anjeun nganggo pangropéa téksu atanapi pangropéa HDL sénsitip-kontéks. Sumber desain VHDL anjeun tiasa ngandung konstruksi tingkat RTL, kitu ogé instansi elemen struktural, sapertos inti Libero SoC.

Simulasi kabiasaan
Laksanakeun simulasi paripolah desain anjeun sateuacan sintésis. simulasi behavioral verifies pungsionalitas kode VHDL Anjeun. Biasana, anjeun nganggo nol telat sareng bangku uji VHDL standar pikeun ngajalankeun simulasi. Tingali kana dokuméntasi anu kalebet sareng alat simulasi anjeun kanggo inpormasi ngeunaan ngalaksanakeun simulasi fungsional.

Sintésis
Saatos anjeun nyiptakeun sumber desain VHDL paripolah anjeun, anjeun kedah nyintésiskeunana. Sintésis ngarobih VHDL paripolah file kana netlist tingkat gerbang sareng ngaoptimalkeun desain pikeun téknologi target. Dokuméntasi anu kalebet sareng alat sintésis anjeun ngandung inpormasi ngeunaan ngalaksanakeun sintésis desain.

Generasi Netlist EDIF
Saatos anjeun nyiptakeun, nyintésis, sareng ngaverifikasi desain anjeun, parangkat lunak ngahasilkeun daptar jaring EDIF pikeun tempat-sareng-rute di Libero SoC.
Netlist EDIF ieu ogé dipaké pikeun ngahasilkeun netlist VHDL struktural pikeun dipaké dina simulasi struktural.

Struktural VHDL Netlist Generation
Libero SoC ngahasilkeun netlist VHDL tingkat gerbang tina netlist EDIF anjeun pikeun dianggo dina simulasi struktural prelayout post-sintésis.
The file sayogi dina diréktori / sintésis upami anjeun hoyong ngalakukeun simulasi sacara manual.
Simulasi Struktural
Ngalakukeun simulasi struktural saméméh nempatkeun-jeung-routing. Simulasi struktural marios pungsionalitas post-sintésis pre-layout struktural VHDL netlist anjeun. Tunda Unit anu kalebet dina perpustakaan Libero SoC VITAL anu disusun dianggo. Tingali kana dokuméntasi anu kalebet sareng alat simulasi anjeun kanggo inpormasi ngeunaan ngalaksanakeun simulasi struktural.

Ngalaksanakeun Desain
Salila palaksanaan desain, anjeun nempatkeun-sareng-rute desain nganggo Libero SoC. Salaku tambahan, anjeun tiasa ngalakukeun analisa waktos. Saatos tempat-sareng-rute, laksanakeun simulasi perenah pos (timing) sareng simulator anu patuh VHDL VITAL.
Pemrograman
Program alat nganggo parangkat lunak sareng hardware program tina Microsemi SoC atanapi sistem pemrograman pihak katilu anu didukung. Tingal pitulung online programmer kanggo inpormasi ngeunaan program alat Microsemi SoC.
Verifikasi Sistim
Anjeun tiasa ngalakukeun verifikasi sistem dina alat anu diprogram nganggo alat diagnostik Silicon Explorer.
Tingal kana Silicon Explorer Gancang Mimitian pikeun inpo tentang ngagunakeun Silicon Explorer.

Ngahasilkeun Netlists

Bab ieu ngajelaskeun prosedur pikeun ngahasilkeun EDIF sareng netlist VHDL struktural.
Ngahasilkeun EDIF Netlist
Saatos nyandak skématik anjeun atanapi nyintésis desain anjeun, ngahasilkeun daptar jaring EDIF tina alat néwak skema atanapi sintésis anjeun. Anggo netlist EDIF pikeun tempat-sareng-jalur. Tingali kana dokuméntasi anu kalebet sareng alat néwak skematis atanapi sintésis anjeun kanggo inpormasi ngeunaan ngahasilkeun daptar jaring EDIF.
Ngahasilkeun Daptar Netlist VHDL Struktural
VHDL netlist struktural files dihasilkeun sacara otomatis salaku bagian tina proyék Libero SoC Anjeun.
Anjeun tiasa mendakan netlist VHDL anjeun files dina / diréktori sintésis proyék Libero Anjeun. Pikeun example, lamun diréktori proyék anjeun ngaranna project1, lajeng netlist Anjeun files aya dina / project1 / sintésis.
Sababaraha kulawarga ngamungkinkeun anjeun ngékspor ieu files sacara manual pikeun pamakéan dina parabot éksternal. Upami alat anjeun ngadukung fitur ieu anjeun tiasa ngékspor netlist files ti Pakakas> Ékspor> Netlist.

Simulasi jeung ModelSim

Bab ieu ngajelaskeun léngkah-léngkah pikeun ngalakukeun simulasi paripolah, struktural sareng waktos nganggo simulator ModelSim.
Prosedur anu dipidangkeun kanggo PC. Prosedur pangaturan anu sami dianggo sami pikeun UNIX. Anggo garis miring ka hareup pikeun ngagentos garis miring deui. Pikeun PC, ngetik paréntah kana jandela MTI. Pikeun UNIX, ketik paréntah kana jandela UNIX.

Simulasi kabiasaan
Paké prosedur di handap pikeun ngalakukeun simulasi behavioral desain a. Tingal kana dokuméntasi
kaasup jeung alat simulasi Anjeun pikeun émbaran tambahan ngeunaan ngajalankeun simulasi behavioral.

1. Nelepon simulator ModelSim Anjeun. (PC wungkul)
2. Robah diréktori kana diréktori proyék anjeun. Diréktori ieu kedah kalebet desain VHDL anjeun files jeung testbench. Tipe: cd
3. Peta ka Perpustakaan. Lamun aya cores anu instantiated dina sumber VHDL anjeun, ketik paréntah di handap pikeun peta aranjeunna ka perpustakaan VITAL disusun: vmap $ALSDIR\lib\vtl\95\mti\
   Pikeun rujukan perpustakaan kulawarga dina desain VHDL Anjeun files, tambahkeun garis di handap pikeun desain VHDL Anjeun files: perpustakaan ; ngagunakeun .komponén.sadaya;
4. Jieun diréktori "karya". Jenis: vlib karya
5. Peta kana diréktori "karya". Ketik paréntah di handap ieu: vmap work .\work
6. Ngalaksanakeun simulasi paripolah desain anjeun. Pikeun ngalakukeun simulasi paripolah nganggo simulator VSystem atanapi ModelSim anjeun, kompilkeun desain VHDL sareng testbench anjeun. files tur ngajalankeun simulasi a. Pikeun desain hirarki, kompilkeun blok desain tingkat handap sateuacan blok desain tingkat luhur.

Paréntah di handap ieu nunjukkeun kumaha nyusun desain VHDL sareng testbench files:
vcom -93 .vhd
vcom -93 .vhd

Pikeun simulasi desain, ketik:
vsim
Pikeun example:
vsim test_adder_behave
Pasangan éntitas-arsitektur dieusian ku konfigurasi ngaranna test_adder_behave dina testbench bakal simulated. Upami desain anjeun ngandung inti PLL, paké résolusi 1ps:
vsim -t ps
Pikeun example:
vsim -t ps test_adder_behave

Simulasi Struktural
Paké prosedur di handap pikeun ngalakukeun simulasi struktural.

1. Ngahasilkeun netlist VHDL struktural. Upami anjeun nganggo Synopsys Design Compiler, ngahasilkeun netlist VHDL struktural nganggo alat ieu.
   Upami anjeun nganggo alat sintésis anu sanés, ngahasilkeun VHDL tingkat gerbang tina netlist EDIF anjeun nganggo file dihasilkeun sacara otomatis dina proyék anjeun. Sababaraha kulawarga desain ngamungkinkeun anjeun pikeun ngahasilkeun files langsung tina Alat> Ékspor> ménu Netlist.
   Catetan: VHDL nu dihasilkeun migunakeun std_logic pikeun sakabéh port. Palabuhan beus bakal dina urutan bit sarua sakumaha maranéhna muncul dina netlist EDIF.
2. Peta ka perpustakaan VITAL. Jalankeun paréntah di handap ieu pikeun peta perpustakaan VITAL anu disusun.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Nyusun netlist struktural. Kompilkeun desain VHDL anjeun sareng testbench files. Paréntah di handap ieu nunjukkeun kumaha nyusun desain VHDL sareng testbench files:
   vcom -ngan e -93 .vhd
   vcom -ngan hiji -93 .vhd
   vcom .vhd
   Catetan: Kahiji, aplikasi nyusun éntitas. Lajeng, éta compiles arsitéktur, sakumaha diperlukeun pikeun netlists VHDL ditulis ku sababaraha parabot.
4. Ngajalankeun simulasi struktural. Pikeun simulate desain anjeun, ngetik: vsim
   Pikeun example: vsim test_adder_structure
   Pasangan éntitas-arsitektur anu ditangtukeun ku konfigurasi ngaranna test_adder_structure dina testbench bakal simulated.
   Upami desain anjeun ngandung inti PLL, nganggo resolusi 1ps: vsim -t ps
   Pikeun example: vsim -t ps test_adder_structure

Timing simulasi
Pikeun ngalakukeun simulasi waktos:

1. Upami anjeun teu acan ngalakukeun kitu, balik-annotate desain anjeun sarta nyieun testbench Anjeun.
2. Pikeun ngalakukeun simulasi waktos nganggo simulator V-System atanapi ModelSim anjeun, kompilkeun desain VHDL sareng testbench anjeun. files, lamun maranéhna teu acan disusun pikeun simulasi struktural, tur ngajalankeun simulasi a. Paréntah di handap ieu nunjukkeun kumaha nyusun desain VHDL sareng testbench files:
   vcom -ngan e -93 .vhd
   vcom -ngan hiji -93 .vhd
   vcom .vhd
   Catetan: Ngalaksanakeun léngkah-léngkah saacanna ngumpulkeun éntitas heula teras arsitéktur, sakumaha anu diperyogikeun pikeun netlist VHDL anu ditulis ku sababaraha alat.
3. Ngajalankeun simulasi balik-annotation ngagunakeun informasi timing dina SDF file. Jenis: vsim -sdf[max|typ|min] / = .sdf -c
   The pilihan nangtukeun wewengkon (atawa jalur) kana hiji conto dina desain dimana annotation balik dimimitian. Anjeun tiasa nganggo éta pikeun netepkeun conto FPGA tinangtu dina desain sistem anu langkung ageung atanapi testbench anu anjeun hoyong annotate. Pikeun example: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   Dina ex ieuampLe, éntitas panambah geus instantiated salaku conto "uut" dina testbench nu. Pasangan éntitas-arsitektur anu dieusian ku konfigurasi anu dingaranan "test_adder_structural" dina testbench bakal disimulasi nganggo telat maksimum anu ditetepkeun dina SDF. file.
   Upami desain anjeun ngandung inti PLL, paké résolusi 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Pikeun example: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A - Rojongan Produk

Microsemi SoC Products Group nyokong produkna sareng sababaraha jasa dukungan, kalebet Layanan Pelanggan, Pusat Dukungan Téknis Pelanggan, a websitus, surat éléktronik, sareng kantor penjualan sadunya.
Lampiran ieu ngandung inpormasi ngeunaan ngahubungan Microsemi SoC Products Group sareng nganggo jasa dukungan ieu.

Palayanan palanggan
Kontak Service Palanggan pikeun rojongan produk non-teknis, kayaning harga produk, upgrades produk, update informasi, status pesenan, jeung otorisasina.
Ti Amérika Kalér, nelepon 800.262.1060
Ti sakuliah dunya, nelepon 650.318.4460
Fax, ti mana waé di dunya, 408.643.6913

Customer Téknis Rojongan Center
Microsemi SoC Products Group staffs Pusat Dukungan Téknis Pelanggan sareng insinyur anu terampil anu tiasa ngabantosan ngajawab patarosan hardware, software, sareng desain anjeun ngeunaan Produk Microsemi SoC. Pusat Pangrojong Téknis Pelanggan nyéépkeun waktos anu ageung pikeun nyiptakeun catetan aplikasi, jawaban kana patarosan siklus desain umum, dokuméntasi masalah anu dipikanyaho, sareng sagala rupa FAQ. Janten, sateuacan ngahubungi kami, mangga buka sumber online kami. Sigana pisan kami parantos ngajawab patarosan anjeun.

Bantosan Téknis
Nganjang ka Rojongan Palanggan websitus (www.microsemi.com/soc/support/search/default.aspx) kanggo inpormasi sareng dukungan langkung seueur. Loba jawaban sadia dina searchable web sumberdaya ngawengku diagram, ilustrasi, sarta tumbu ka sumber sejenna dina websitus.

Websitus
Anjeun tiasa ngotéktak rupa-rupa informasi teknis jeung non-teknis dina kaca imah SoC, di www.microsemi.com/soc.

Ngahubungan Pusat Rojongan Téknis Pelanggan
Insinyur anu terampil pisan staf Pusat Rojongan Téknis. Pusat Dukungan Téknis tiasa dikontak ku email atanapi ngalangkungan Microsemi SoC Products Group websitus.
Surélék
Anjeun tiasa ngahubungkeun patarosan téknis anjeun ka alamat email kami sareng nampi jawaban deui ku email, fax, atanapi telepon. Ogé, upami anjeun gaduh masalah desain, anjeun tiasa email desain anjeun files pikeun nampa bantuan.
Urang terus-terusan ngawas akun surelek sapopoe. Nalika ngirim pamundut anjeun ka kami, pastikeun anjeun ngalebetkeun nami lengkep anjeun, nami perusahaan, sareng inpormasi kontak anjeun pikeun ngolah pamundut anjeun sacara efisien.
Alamat email dukungan téknis nyaéta soc_tech@microsemi.com.

Kasus abdi
Palanggan Microsemi SoC Products Group tiasa ngalebetkeun sareng ngalacak kasus téknis sacara online ku jalan ka My Cases.
Luar AS
Konsumén anu peryogi bantosan di luar zona waktos AS tiasa ngahubungi dukungan téknis via email (soc_tech@microsemi.com) atanapi ngahubungan kantor penjualan lokal. listings kantor jualan bisa kapanggih dina www.microsemi.com/soc/company/contact/default.aspx.

Rojongan Téknis ITAR
Kanggo dukungan téknis ngeunaan RH sareng RT FPGAs anu diatur ku International Traffic in Arms Regulations (ITAR), hubungi kami via soc_tech_itar@microsemi.com. Alternatipna, dina Kasus Kuring, pilih Sumuhun dina daptar turun-handap ITAR. Pikeun daptar lengkep ngeunaan Microsemi FPGAs ITAR-diatur, buka ITAR web kaca.

Markas Perusahaan Microsemi
Hiji perusahaan, Aliso Viejo CA 92656 AS
Di jero AS: +1 949-380-6100
Penjualan: +1 949-380-6136
Fax: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) nawarkeun portopolio komprehensif ngeunaan solusi semikonduktor pikeun: aerospace, pertahanan jeung kaamanan; perusahaan sareng komunikasi; jeung pasar énérgi industri jeung alternatif. Produk kalebet kinerja tinggi, réliabilitas luhur alat analog sareng RF, sinyal campuran sareng sirkuit terpadu RF, SoC anu tiasa disaluyukeun, FPGA, sareng subsistem lengkep. Microsemi kantor pusatna di Aliso Viejo, California Diajar langkung di www.microsemi.com.

© 2012 Microsemi Corporation. Sadaya hak disimpen. Microsemi sareng logo Microsemi mangrupikeun mérek dagang Microsemi Corporation. Sadaya merek dagang sareng merek jasa sanés mangrupikeun hak milik nu gaduhna.
5-57-9006-12/11.12

Dokumén / Sumberdaya

Microchip VHDL VITAL SoC Design Suite Vérsi [pdf] Pituduh pamaké Versi 2024.2 nepi ka 12.0, VHDL VITAL SoC Design Suite Versions, VHDL VITAL, SoC Design Suite Versions, Suite Versions, Versions

Rujukan

• Manual pamaké