VHDL VITAL™
راهنمای شبیه سازی

مقدمه

این راهنمای شبیه‌سازی حیاتی VHDL حاوی اطلاعاتی درباره استفاده از ModelSim برای شبیه‌سازی طرح‌ها برای دستگاه‌های Microsemi SoC است. برای اطلاعات بیشتر در مورد استفاده از نرم افزار SoC به راهنمای آنلاین مراجعه کنید.
برای اطلاعات در مورد انجام شبیه سازی به مستندات همراه شبیه ساز خود مراجعه کنید.

مفروضات سند
این سند موارد زیر را فرض می کند:

1. شما نرم افزار Libero SoC را نصب کرده اید. این سند برای نرم افزار Libero SoC نسخه 10.0 و بالاتر است. برای نسخه های قبلی نرم افزار، به ادامه مطلب مراجعه کنید راهنمای شبیه سازی VHDL Vital Legacy.
2. شما شبیه ساز VHDL VITAL خود را نصب کرده اید.
3. شما با ایستگاه های کاری یونیکس و سیستم عامل ها یا رایانه های شخصی و محیط های عامل ویندوز آشنا هستید.
4. با معماری FPGA و نرم افزار طراحی FPGA آشنایی دارید.

کنوانسیون های سند
این سند از متغیرهای زیر استفاده می کند:

• کتابخانه های خانواده FPGA به صورت نشان داده شده است . در صورت نیاز، متغیر خانواده FPGA مورد نظر را با خانواده دستگاه جایگزین کنید. برای مثالample: vcom -work vhd
• کتابخانه های کامپایل شده VHDL به صورت نشان داده شده است . جایگزین برای متغیر خانواده VHDL مورد نظر در صورت نیاز. زبان VHDL مستلزم آن است که نام کتابخانه با یک کاراکتر آلفا شروع شود.

راهنمای آنلاین
نرم افزار Microsemi SoC با کمک آنلاین ارائه می شود. راهنمای آنلاین مخصوص هر ابزار نرم افزاری از منوی Help در دسترس است.

راه اندازی

این فصل حاوی اطلاعاتی در مورد راه اندازی شبیه ساز ModelSim برای شبیه سازی طرح های Microsemi SoC است.
این فصل شامل نیازمندی‌های نرم‌افزار، مراحل توضیح نحوه کامپایل کتابخانه‌های Microsemi SoC FPGA و سایر اطلاعات راه‌اندازی ابزار شبیه‌سازی مورد استفاده شما است.

نرم افزار مورد نیاز
اطلاعات این راهنما برای نرم افزار Microsemi Libero SoC نسخه 10.0 و بالاتر و شبیه سازهای VHDL سازگار با IEEE1076 کاربرد دارد.
علاوه بر این، این راهنما حاوی اطلاعاتی در مورد استفاده از شبیه سازهای ModelSim است.
برای اطلاعات خاص در مورد نسخه هایی که این نسخه پشتیبانی می کند، به سیستم پشتیبانی فنی در Microsemi بروید web سایت (http://www.actel.com/custsup/search.html) و کلمه کلیدی شخص ثالث را جستجو کنید.

ModelSim
از آنجایی که مسیر نصب برای هر کاربر و هر نصب متفاوت است، این سند از $ALSDIR برای نشان دادن محل نصب نرم افزار استفاده می کند. اگر کاربر یونیکس هستید، به سادگی یک متغیر محیطی به نام ALSDIR ایجاد کنید و مقدار آن را روی مسیر نصب قرار دهید. اگر کاربر ویندوز هستید، مسیر نصب را در دستورات جایگزین $ALSDIR کنید.
از روش زیر برای کامپایل کتابخانه ها برای شبیه سازهای ModelSim استفاده کنید. دستورات UNIX را در اعلان UNIX تایپ کنید. دستورات Windows را در خط فرمان پنجره ModelSim Transcript تایپ کنید.
دستورات زیر برای ویندوز است. برای اینکه دستورات برای یونیکس کار کنند، از اسلش های جلو به جای اسلش های عقب استفاده کنید.

این روش یک کتابخانه Microsemi VITAL را در دایرکتوری $ALSDIR\lib\vtl\95\mti کامپایل می کند. شما باید مدل های کتابخانه FPGA را کامپایل کنید تا کتابخانه های VITAL به درستی کار کنند.
توجه: اگر از قبل یک دایرکتوری MTI در دایرکتوری $ALSDIR\lib\vtl\95 وجود داشته باشد، ممکن است کتابخانه های کامپایل شده وجود داشته باشد و ممکن است نیازی به انجام مراحل زیر نباشد.

1. یک کتابخانه به نام mti در پوشه $ALSDIR\lib\vtl\95 ایجاد کنید.
2. شبیه ساز ModelSim را فراخوانی کنید (فقط برای ویندوز).
3. به دایرکتوری $ALSDIR\lib\vtl\95\mti تغییر دهید. دستور زیر را در خط فرمان وارد کنید: cd $ALSDIR\lib\vtl\95\mti
4. ایجاد یک کتابخانه خانوادگی دستور زیر را در خط فرمان وارد کنید: vlib
5. نقشه کتابخانه VITAL به دایرکتوری دستور زیر را در خط فرمان وارد کنید: vmap $ALSDIR\lib\vtl\95\mti\
6. کتابخانه های VITAL خود را کامپایل کنید.
   vcom -work ../ vhd
   برای مثالample، برای کامپایل کتابخانه 40MX برای شبیه ساز خود، دستور زیر را تایپ کنید: vcom -work a40mx ../40mx.vhd
7. (اختیاری) کتابخانه مهاجرت را کامپایل کنید. فقط در صورت نیاز به استفاده از کتابخانه مهاجرت این مرحله را انجام دهید. دستور زیر را در خط فرمان تایپ کنید: vcom -work ../ _mig.vhd

جریان طراحی

این فصل جریان طراحی را برای شبیه سازی طرح ها با ابزار شبیه سازی سازگار با VHDL VITAL شرح می دهد.

جریان طراحی VHDL VITAL
جریان طراحی VHDL VITAL چهار مرحله اصلی دارد:

1. طراحی ایجاد کنید
2. پیاده سازی طراحی
3. برنامه نویسی
4. تأیید سیستم

بخش های زیر جزئیات این مراحل را شرح می دهند.

طراحی ایجاد کنید
در طول ایجاد/تأیید طراحی، یک طرح در یک منبع VHDL در سطح RTL (رفتاری) ثبت می‌شود. file.
پس از گرفتن طرح، می توانید شبیه سازی رفتاری VHDL را انجام دهید file برای بررسی صحت کد VHDL سپس کد در یک فهرست شبکه ای VHDL در سطح دروازه (ساختاری) سنتز می شود. پس از سنتز، می‌توانید یک شبیه‌سازی ساختاری پیش‌آرایش اختیاری طرح را انجام دهید. در نهایت، یک Netlist EDIF برای استفاده در Libero SoC و یک فهرست شبکه ساختاری VHDL پس از طرح‌بندی برای شبیه‌سازی زمان‌بندی در یک شبیه‌ساز سازگار با VHDL VITAL ایجاد می‌شود.

ورودی منبع VHDL
منبع طراحی VHDL خود را با استفاده از یک ویرایشگر متن یا یک ویرایشگر HDL حساس به زمینه وارد کنید. منبع طراحی VHDL شما می‌تواند شامل ساختارهای سطح RTL، و همچنین نمونه‌هایی از عناصر ساختاری، مانند هسته‌های Libero SoC باشد.

شبیه سازی رفتاری
قبل از سنتز یک شبیه سازی رفتاری از طرح خود انجام دهید. شبیه سازی رفتاری عملکرد کد VHDL شما را تأیید می کند. به طور معمول، شما از تاخیرهای صفر و یک میز تست استاندارد VHDL برای شبیه سازی استفاده می کنید. برای اطلاعات در مورد انجام شبیه سازی عملکردی، به مستندات همراه ابزار شبیه سازی خود مراجعه کنید.

سنتز
پس از اینکه منبع طراحی VHDL رفتاری خود را ایجاد کردید، باید آن را ترکیب کنید. سنتز VHDL رفتاری را تغییر می دهد file به یک لیست شبکه در سطح دروازه و بهینه سازی طراحی برای یک فناوری هدف. مستندات همراه ابزار سنتز شما حاوی اطلاعاتی در مورد انجام سنتز طراحی است.

EDIF Netlist Generation
پس از ایجاد، ترکیب و تأیید طرح خود، نرم افزار یک لیست شبکه EDIF برای مکان و مسیر در Libero SoC ایجاد می کند.
این فهرست شبکه EDIF همچنین برای تولید یک فهرست شبکه ساختاری VHDL برای استفاده در شبیه‌سازی ساختاری استفاده می‌شود.

ساختار VHDL Netlist Generation
Libero SoC یک لیست شبکه VHDL در سطح گیت را از فهرست شبکه EDIF شما برای استفاده در شبیه‌سازی ساختاری پیش‌آگهی پس از سنتز تولید می‌کند.
را file اگر می خواهید شبیه سازی را به صورت دستی انجام دهید، در دایرکتوری synthesis / موجود است.
شبیه سازی ساختاری
قبل از قرار دادن و مسیریابی یک شبیه سازی ساختاری انجام دهید. شبیه سازی ساختاری کارایی لیست شبکه VHDL ساختاری پیش از ترکیب شما را تأیید می کند. تأخیرهای واحد موجود در کتابخانه های Libero SoC VITAL کامپایل شده استفاده می شود. برای اطلاعات در مورد انجام شبیه سازی سازه به مستندات همراه ابزار شبیه سازی خود مراجعه کنید.

پیاده سازی طراحی
در حین اجرای طراحی، یک طرح را با استفاده از Libero SoC قرار داده و مسیریابی می کنید. علاوه بر این، می توانید تجزیه و تحلیل زمان بندی را انجام دهید. پس از مکان و مسیر، شبیه سازی طرح بندی پست (زمان بندی) را با یک شبیه ساز سازگار با VHDL VITAL انجام دهید.
برنامه نویسی
یک دستگاه را با نرم افزار و سخت افزار برنامه نویسی از Microsemi SoC یا یک سیستم برنامه نویسی شخص ثالث پشتیبانی شده برنامه ریزی کنید. برای اطلاعات در مورد برنامه نویسی دستگاه Microsemi SoC به راهنمای آنلاین برنامه نویس مراجعه کنید.
تأیید سیستم
با استفاده از ابزار تشخیصی Silicon Explorer می‌توانید تأیید سیستم را روی دستگاه برنامه‌ریزی‌شده انجام دهید.
برای اطلاعات در مورد استفاده از Silicon Explorer به Silicon Explorer Quick Start مراجعه کنید.

ایجاد Netlists

این فصل روش‌های تولید EDIF و فهرست‌های شبکه ساختاری VHDL را شرح می‌دهد.
ایجاد یک Netlist EDIF
پس از گرفتن شماتیک یا ترکیب طرح خود، یک فهرست شبکه EDIF را از ابزار ضبط شماتیک یا ترکیب خود ایجاد کنید. از Netlist EDIF برای مکان و مسیر استفاده کنید. برای کسب اطلاعات در مورد ایجاد فهرست شبکه EDIF، به مستندات همراه با ابزار تصویربرداری یا ترکیب شماتیک خود مراجعه کنید.
ایجاد یک Netlist ساختاری VHDL
لیست شبکه ساختاری VHDL files به طور خودکار به عنوان بخشی از پروژه Libero SoC شما تولید می شود.
شما می توانید نت لیست VHDL خود را پیدا کنید files در دایرکتوری synthesis پروژه لیبرو شما. برای مثالample، اگر دایرکتوری پروژه شما project1 نام دارد، پس نت لیست شما files در /project1/synthesis هستند.
برخی از خانواده ها به شما امکان می دهند که اینها را صادر کنید fileبه صورت دستی برای استفاده در ابزارهای خارجی. اگر دستگاه شما از این ویژگی پشتیبانی می کند، می توانید netlist را صادر کنید fileاز Tools > Export > Netlist بروید.

شبیه سازی با ModelSim

این فصل مراحل انجام شبیه‌سازی رفتاری، ساختاری و زمان‌بندی را با استفاده از شبیه‌ساز ModelSim شرح می‌دهد.
مراحل نشان داده شده برای کامپیوتر است. رویه‌های راه‌اندازی مشابه برای یونیکس کار می‌کنند. از اسلش های جلو به جای اسلش های عقب استفاده کنید. برای کامپیوتر، دستورات را در پنجره MTI تایپ کنید. برای یونیکس، دستورات را در پنجره یونیکس تایپ کنید.

شبیه سازی رفتاری
از روش زیر برای شبیه سازی رفتاری یک طرح استفاده کنید. به مستندات مراجعه کنید
همراه با ابزار شبیه سازی شما برای اطلاعات بیشتر در مورد انجام شبیه سازی رفتاری.

1. شبیه ساز ModelSim خود را فراخوانی کنید. (فقط کامپیوتر)
2. دایرکتوری را به دایرکتوری پروژه خود تغییر دهید. این فهرست باید شامل طراحی VHDL شما باشد fileاس و میز تست. نوع: سی دی
3. نقشه به کتابخانه. اگر هسته‌ای در منبع VHDL شما نمونه‌سازی شده است، دستور زیر را تایپ کنید تا آنها را به کتابخانه VITAL کامپایل‌شده نگاشت: vmap $ALSDIR\lib\vtl\95\mti\
   برای ارجاع به کتابخانه خانواده در طراحی VHDL خود files، خطوط زیر را به طراحی VHDL خود اضافه کنید files: کتابخانه ; استفاده کنید .components.all;
4. یک فهرست "کار" ایجاد کنید. نوع: کار vlib
5. به دایرکتوری "کار" نقشه برداری کنید. دستور زیر را تایپ کنید: vmap work .\work
6. شبیه سازی رفتاری طراحی خود را انجام دهید. برای انجام یک شبیه سازی رفتاری با استفاده از شبیه ساز VSystem یا ModelSim خود، طرح VHDL و تست بنچ خود را کامپایل کنید. files و یک شبیه سازی اجرا کنید. برای طرح های سلسله مراتبی، بلوک های طراحی سطح پایین را قبل از بلوک های طراحی سطح بالاتر کامپایل کنید.

دستورات زیر نحوه کامپایل طراحی VHDL و testbench را نشان می دهد files:
vcom -93 vhd
vcom -93 vhd

برای شبیه سازی طرح، تایپ کنید:
vsim
برای مثالampدر:
vsim test_adder_behave
جفت موجودیت-معماری مشخص شده توسط پیکربندی به نام test_adder_behave در testbench شبیه سازی خواهد شد. اگر طرح شما حاوی یک هسته PLL است، از وضوح 1ps استفاده کنید:
vsim -t ps
برای مثالampدر:
vsim -t ps test_adder_behave

شبیه سازی ساختاری
برای انجام شبیه سازی سازه از روش زیر استفاده کنید.

1. یک فهرست شبکه ساختاری VHDL ایجاد کنید. اگر از Synopsys Design Compiler استفاده می کنید، با استفاده از این ابزار یک Netlist VHDL ساختاری ایجاد کنید.
   اگر از ابزارهای ترکیبی دیگر استفاده می کنید، یک VHDL سطح دروازه را از فهرست شبکه EDIF خود با استفاده از file به طور خودکار در پروژه شما تولید می شود. برخی از خانواده‌های طراحی به شما امکان می‌دهند که آن را تولید کنید fileمستقیماً از منوی Tools > Export > Netlist.
   توجه: VHDL تولید شده از std_logic برای همه پورت ها استفاده می کند. پورت های باس به همان ترتیب بیتی خواهند بود که در فهرست شبکه EDIF ظاهر می شوند.
2. نقشه به کتابخانه VITAL. دستور زیر را برای نقشه برداری از کتابخانه VITAL کامپایل شده اجرا کنید.
   vmap $ALSDIR\lib\vtl\95\mti\
3. نت لیست ساختاری را جمع آوری کنید. طراحی VHDL و تست بنچ خود را کامپایل کنید fileس دستورات زیر نحوه کامپایل طراحی VHDL و testbench را نشان می دهد files:
   vcom -just e -93 vhd
   vcom -just a -93 vhd
   vcom vhd
   توجه: ابتدا اپلیکیشن موجودیت ها را کامپایل می کند. سپس، معماری‌ها را همانطور که برای فهرست‌های شبکه VHDL نوشته شده توسط برخی ابزارها لازم است، کامپایل می‌کند.
4. شبیه سازی ساختاری را اجرا کنید. برای شبیه سازی طرح خود، تایپ کنید: vsim
   برای مثالample: vsim test_adder_structure
   جفت entity-architecture مشخص شده توسط پیکربندی به نام test_adder_structure در testbench شبیه سازی خواهد شد.
   اگر طرح شما حاوی یک هسته PLL است، از وضوح 1ps استفاده کنید: vsim -t ps
   برای مثالample: vsim -t ps test_adder_structure

شبیه سازی زمان بندی
برای انجام شبیه سازی زمان بندی:

1. اگر این کار را انجام نداده اید، طرح خود را پشت نویسی کنید و میز تست خود را ایجاد کنید.
2. برای انجام یک شبیه‌سازی زمان‌بندی با استفاده از شبیه‌ساز V-System یا ModelSim، طراحی VHDL و تست بنچ خود را کامپایل کنید. files، اگر قبلا برای یک شبیه سازی ساختاری کامپایل نشده اند، و یک شبیه سازی را اجرا کنید. دستورات زیر نحوه کامپایل طراحی VHDL و testbench را نشان می دهد files:
   vcom -just e -93 vhd
   vcom -just a -93 vhd
   vcom vhd
   توجه: با انجام مراحل قبلی ابتدا موجودیت ها و سپس معماری ها مطابق با لیست های شبکه VHDL که توسط برخی ابزارها نوشته شده است را کامپایل می کند.
3. شبیه‌سازی حاشیه‌نویسی پشتیبان را با استفاده از اطلاعات زمان‌بندی موجود در SDF اجرا کنید file. نوع: vsim -sdf[max|typ|min] / = .sdf -c
   را گزینه منطقه (یا مسیر) یک نمونه در طراحی را مشخص می کند که در آن حاشیه نویسی برگشتی شروع می شود. می توانید از آن برای مشخص کردن یک نمونه FPGA خاص در طراحی سیستم یا تست میز بزرگتر استفاده کنید که می خواهید به آن حاشیه نویسی کنید. برای مثالample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   در این سابقampو، جمع کننده موجودیت به عنوان نمونه "uut" در تست میز نمونه سازی شده است. جفت موجودیت-معماری مشخص شده توسط پیکربندی با نام "test_adder_structural" در تست بنچ با استفاده از حداکثر تاخیرهای مشخص شده در SDF شبیه سازی می شود. file.
   اگر طرح شما حاوی هسته PLL است، از وضوح 1ps استفاده کنید: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   برای مثالample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

الف – پشتیبانی محصول

گروه محصولات Microsemi SoC از محصولات خود با خدمات پشتیبانی مختلف از جمله خدمات مشتری، مرکز پشتیبانی فنی مشتری، پشتیبانی می کند. webسایت، پست الکترونیکی و دفاتر فروش در سراسر جهان.
این پیوست حاوی اطلاعاتی در مورد تماس با گروه محصولات Microsemi SoC و استفاده از این خدمات پشتیبانی است.

خدمات مشتری
برای پشتیبانی غیر فنی محصول، مانند قیمت گذاری محصول، ارتقاء محصول، اطلاعات به روز رسانی، وضعیت سفارش و مجوز، با خدمات مشتری تماس بگیرید.
از آمریکای شمالی، با 800.262.1060 تماس بگیرید
از سایر نقاط جهان با شماره 650.318.4460 تماس بگیرید
فکس، از هر کجای دنیا، 408.643.6913

مرکز پشتیبانی فنی مشتریان
گروه محصولات Microsemi SoC مرکز پشتیبانی فنی مشتریان خود را با مهندسین بسیار ماهر تشکیل می دهد که می توانند به سوالات سخت افزاری، نرم افزاری و طراحی شما در مورد محصولات Microsemi SoC پاسخ دهند. مرکز پشتیبانی فنی مشتری زمان زیادی را صرف ایجاد یادداشت های برنامه، پاسخ به سؤالات رایج چرخه طراحی، مستندسازی مسائل شناخته شده و سؤالات متداول مختلف می کند. بنابراین، قبل از تماس با ما، لطفا از منابع آنلاین ما بازدید کنید. به احتمال زیاد ما قبلا به سوالات شما پاسخ داده ایم.

پشتیبانی فنی
به بخش پشتیبانی مشتری مراجعه کنید webسایت (www.microsemi.com/soc/support/search/default.aspx) برای اطلاعات بیشتر و پشتیبانی. پاسخ های زیادی در جستجو در دسترس است web منابع شامل نمودارها، تصاویر، و پیوندهایی به منابع دیگر در webسایت

Webسایت
شما می توانید انواع اطلاعات فنی و غیر فنی را در صفحه اصلی SoC، در www.microsemi.com/soc.

تماس با مرکز پشتیبانی فنی مشتریان
مهندسان بسیار ماهر مرکز پشتیبانی فنی را کار می کنند. با مرکز پشتیبانی فنی می توان از طریق ایمیل یا از طریق گروه محصولات Microsemi SoC تماس گرفت webسایت
ایمیل
شما می توانید سوالات فنی خود را به آدرس ایمیل ما در میان بگذارید و پاسخ ها را از طریق ایمیل، فکس یا تلفن دریافت کنید. همچنین اگر مشکل طراحی دارید می توانید طرح خود را ایمیل کنید fileبرای دریافت کمک.
ما دائماً حساب ایمیل را در طول روز نظارت می کنیم. هنگام ارسال درخواست خود برای ما، لطفاً نام کامل، نام شرکت و اطلاعات تماس خود را برای پردازش کارآمد درخواست خود درج کنید.
آدرس ایمیل پشتیبانی فنی است soc_tech@microsemi.com.

موارد من
مشتریان Microsemi SoC Products Group می توانند با مراجعه به My Cases موارد فنی را به صورت آنلاین ارسال و پیگیری کنند.
خارج از آمریکا
مشتریانی که در خارج از مناطق زمانی ایالات متحده نیاز به کمک دارند می توانند از طریق ایمیل با پشتیبانی فنی تماس بگیرند (soc_tech@microsemi.com) یا با یک دفتر فروش محلی تماس بگیرید. لیست دفتر فروش را می توان در این آدرس یافت www.microsemi.com/soc/company/contact/default.aspx.

پشتیبانی فنی ITAR
برای پشتیبانی فنی در مورد FPGA های RH و RT که توسط مقررات بین المللی ترافیک اسلحه (ITAR) تنظیم می شوند، از طریق ما تماس بگیرید soc_tech_itar@microsemi.com. یا در موارد من، بله را در لیست کشویی ITAR انتخاب کنید. برای لیست کاملی از FPGA های Microsemi تنظیم شده توسط ITAR، از ITAR دیدن کنید web صفحه

دفتر مرکزی شرکت میکروسمی
One Enterprise، Aliso Viejo CA 92656 USA
در ایالات متحده آمریکا: +1 949-380-6100
فروش: +1 949-380-6136
فکس: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) مجموعه ای جامع از راه حل های نیمه هادی را برای: هوافضا، دفاع و امنیت ارائه می دهد. شرکت و ارتباطات؛ و بازارهای انرژی صنعتی و جایگزین. محصولات شامل دستگاه‌های آنالوگ و RF با کارایی بالا، مدارهای مجتمع سیگنال و RF، SoCهای قابل تنظیم، FPGA و زیرسیستم‌های کامل هستند. دفتر مرکزی Microsemi در Aliso Viejo، کالیفرنیا قرار دارد. بیشتر بدانید در www.microsemi.com.

© 2012 Microsemi Corporation. تمامی حقوق محفوظ است. Microsemi و نشان Microsemi علائم تجاری Microsemi Corporation هستند. سایر علائم تجاری و علائم خدماتی متعلق به صاحبان مربوطه می باشند.
5-57-9006-12/11.12

اسناد / منابع

نسخه های مجموعه طراحی ریزتراشه VHDL VITAL SoC [pdfراهنمای کاربر نسخه‌های 2024.2 تا 12.0، نسخه‌های مجموعه طراحی VHDL VITAL، VHDL VITAL، نسخه‌های مجموعه طراحی SoC، نسخه‌های سوئیت، نسخه‌ها

مراجع

• راهنمای کاربر