VHDL VITAL™
Przewodnik po symulacji
Wstęp
Ten VHDL Vital Simulation Guide zawiera informacje o używaniu ModelSim do symulacji projektów dla urządzeń Microsemi SoC. Dodatkowe informacje o używaniu oprogramowania SoC można znaleźć w pomocy online.
Aby uzyskać informacje dotyczące przeprowadzania symulacji, zapoznaj się z dokumentacją dołączoną do symulatora.
Założenia dokumentu
W niniejszym dokumencie przyjęto następujące założenia:
- Zainstalowałeś oprogramowanie Libero SoC. Ten dokument dotyczy oprogramowania Libero SoC w wersji 10.0 i nowszych. W przypadku poprzednich wersji oprogramowania zapoznaj się z Przewodnik po symulacji VHDL Vital Legacy.
- Zainstalowałeś symulator VHDL VITAL.
- Znasz stacje robocze i systemy operacyjne UNIX lub komputery PC i środowiska operacyjne Windows.
- Znasz architekturę FPGA i oprogramowanie do projektowania FPGA.
Konwencje dokumentów
W niniejszym dokumencie wykorzystano następujące zmienne:
- Biblioteki rodziny FPGA są pokazane jako . Zastąp żądaną zmienną rodziny FPGA rodziną urządzeń, jeśli to konieczne. Na przykładample: vcom -work .vhd
- Skompilowane biblioteki VHDL są wyświetlane jako . Zastępstwo dla żądanej zmiennej rodziny VHDL, jeśli to konieczne. Język VHDL wymaga, aby nazwy bibliotek zaczynały się od znaku alfa.
Pomoc online
Oprogramowanie Microsemi SoC jest dostarczane z pomocą online. Pomoc online specyficzna dla każdego narzędzia programowego jest dostępna w menu Pomoc.
Organizować coś
W tym rozdziale znajdują się informacje na temat konfigurowania symulatora ModelSim w celu symulacji projektów Microsemi SoC.
W tym rozdziale znajdziesz wymagania programowe, kroki opisujące sposób kompilacji bibliotek FPGA Microsemi SoC oraz inne informacje dotyczące konfiguracji używanego narzędzia symulacyjnego.
Wymagania programowe
Informacje zawarte w tym przewodniku dotyczą oprogramowania Microsemi Libero SoC w wersji 10.0 i nowszych oraz symulatorów VHDL zgodnych ze standardem IEEE1076.
Ponadto przewodnik zawiera informacje dotyczące korzystania z symulatorów ModelSim.
Aby uzyskać szczegółowe informacje o wersjach obsługiwanych przez to wydanie, przejdź do systemu pomocy technicznej na stronie Microsemi web Strona (http://www.actel.com/custsup/search.html) i wyszukaj słowo kluczowe „osoba trzecia”.
ModelSim
Ponieważ ścieżka instalacji różni się dla każdego użytkownika i każdej instalacji, niniejszy dokument używa $ALSDIR do wskazania lokalizacji, w której zainstalowane jest oprogramowanie. Jeśli jesteś użytkownikiem Unix, po prostu utwórz zmienną środowiskową o nazwie ALSDIR i ustaw jej wartość na ścieżkę instalacji. Jeśli jesteś użytkownikiem Windows, zamień $ALSDIR na ścieżkę instalacji w poleceniach.
Użyj następującej procedury, aby skompilować biblioteki dla symulatorów ModelSim. Wpisz polecenia UNIX w wierszu poleceń UNIX. Wpisz polecenia Windows w wierszu poleceń okna ModelSim Transcript.
Poniższe polecenia są dla systemu Windows. Aby polecenia działały dla systemu UNIX, użyj ukośników zamiast ukośników odwrotnych.
Ta procedura kompiluje bibliotekę Microsemi VITAL w katalogu $ALSDIR\lib\vtl\95\mti. Musisz skompilować modele biblioteki FPGA, aby biblioteki VITAL działały prawidłowo.
Notatka: Jeśli w katalogu $ALSDIR\lib\vtl\95 istnieje już katalog MTI, skompilowane biblioteki mogą być obecne i może nie być konieczne wykonywanie poniższej procedury.
- Utwórz bibliotekę o nazwie mti w katalogu $ALSDIR\lib\vtl\95.
- Uruchom symulator ModelSim (tylko system Windows).
- Przejdź do katalogu $ALSDIR\lib\vtl\95\mti. Wprowadź następujące polecenie w wierszu poleceń: cd $ALSDIR\lib\vtl\95\mti
- Utwórz biblioteka rodzinna. Wprowadź następujące polecenie w wierszu poleceń: vlib
- Zamapuj bibliotekę VITAL na katalog. Wprowadź następujące polecenie w wierszu poleceń: vmap $ALSDIR\lib\vtl\95\mti\
- Skompiluj swoje biblioteki VITAL.
vcom -praca ../ .vhd
Na przykładampAby skompilować bibliotekę 40MX dla swojego symulatora, wpisz następujące polecenie: vcom -work a40mx ../40mx.vhd - (Opcjonalnie) Skompiluj bibliotekę migracji. Wykonaj ten krok tylko wtedy, gdy musisz użyć biblioteki migracji. Wpisz następujące polecenie w wierszu poleceń: vcom -work ../ _mig.vhd
Przepływ projektu
W tym rozdziale opisano przebieg projektowania w celu symulacji projektów przy użyciu narzędzia symulacyjnego zgodnego ze standardem VHDL VITAL.
Przepływ projektowania VHDL VITAL
Przepływ projektowania VHDL VITAL składa się z czterech głównych kroków:
- Utwórz projekt
- Wdrożyć projekt
- Programowanie
- Weryfikacja systemu
Poniższe sekcje szczegółowo opisują te kroki.
Utwórz projekt
Podczas tworzenia/weryfikacji projektu projekt jest przechwytywany w źródle VHDL na poziomie RTL (behawioralnym) file.
Po przechwyceniu projektu można wykonać symulację behawioralną języka VHDL file aby zweryfikować, czy kod VHDL jest poprawny. Kod jest następnie syntetyzowany do listy połączeń VHDL na poziomie bramki (strukturalnej). Po syntezie można wykonać opcjonalną symulację strukturalną projektu przed układem. Na koniec generowana jest lista połączeń EDIF do użycia w Libero SoC, a strukturalna lista połączeń VHDL po układzie jest generowana do symulacji czasowej w symulatorze zgodnym z VHDL VITAL.
Wpis źródłowy VHDL
Wprowadź źródło projektu VHDL za pomocą edytora tekstu lub kontekstowego edytora HDL. Źródło projektu VHDL może zawierać konstrukcje na poziomie RTL, a także wystąpienia elementów strukturalnych, takich jak rdzenie Libero SoC.
Symulacja behawioralna
Wykonaj symulację behawioralną swojego projektu przed syntezą. Symulacja behawioralna weryfikuje funkcjonalność kodu VHDL. Zazwyczaj do przeprowadzenia symulacji używasz zerowych opóźnień i standardowego stanowiska testowego VHDL. Zapoznaj się z dokumentacją dołączoną do narzędzia symulacyjnego, aby uzyskać informacje na temat wykonywania symulacji funkcjonalnej.
Synteza
Po utworzeniu źródła projektu behawioralnego VHDL należy je zsyntetyzować. Synteza przekształca behawioralny VHDL file do listy połączeń na poziomie bramki i optymalizuje projekt dla technologii docelowej. Dokumentacja dołączona do narzędzia syntezy zawiera informacje o wykonywaniu syntezy projektu.
Generowanie listy połączeń EDIF
Po utworzeniu, syntezie i sprawdzeniu projektu oprogramowanie generuje listę połączeń EDIF na potrzeby funkcji rozmieszczania i trasowania w Libero SoC.
Lista połączeń EDIF jest również używana do generowania strukturalnej listy połączeń VHDL, która może być używana w symulacjach strukturalnych.
Generowanie strukturalnej listy połączeń VHDL
Libero SoC generuje listę połączeń VHDL na poziomie bramek z listy połączeń EDIF, która może być wykorzystana w symulacji strukturalnej przed syntezą.
Ten file jest dostępny w katalogu /synthesis jeśli chcesz przeprowadzić symulację ręcznie.
Symulacja strukturalna
Wykonaj symulację strukturalną przed umieszczeniem i trasowaniem. Symulacja strukturalna weryfikuje funkcjonalność Twojej listy sieciowej VHDL przed syntezą. Używane są opóźnienia jednostkowe zawarte w skompilowanych bibliotekach Libero SoC VITAL. Zapoznaj się z dokumentacją dołączoną do narzędzia symulacyjnego, aby uzyskać informacje na temat wykonywania symulacji strukturalnej.
Wdrożyć projekt
Podczas wdrażania projektu umieszczasz i trasujesz projekt przy użyciu Libero SoC. Dodatkowo możesz wykonać analizę czasową. Po umieszczeniu i trasowaniu wykonaj symulację układu postu (czasu) przy użyciu symulatora zgodnego z VHDL VITAL.
Programowanie
Zaprogramuj urządzenie za pomocą oprogramowania i sprzętu programistycznego Microsemi SoC lub obsługiwanego systemu programowania innej firmy. Zapoznaj się z pomocą online dla programisty, aby uzyskać informacje o programowaniu urządzenia Microsemi SoC.
Weryfikacja systemu
Weryfikację systemu na zaprogramowanym urządzeniu można przeprowadzić za pomocą narzędzia diagnostycznego Silicon Explorer.
Informacje na temat korzystania z narzędzia Silicon Explorer znajdziesz w dokumencie Szybki start narzędzia Silicon Explorer.
Generowanie list połączeń
W tym rozdziale opisano procedury generowania list połączeń EDIF i strukturalnych list połączeń VHDL.
Generowanie listy połączeń EDIF
Po przechwyceniu schematu lub syntezie projektu wygeneruj listę połączeń EDIF z narzędzia do przechwytywania schematów lub syntezy. Użyj listy połączeń EDIF do umieszczenia i trasowania. Zapoznaj się z dokumentacją dołączoną do narzędzia do przechwytywania schematów lub syntezy, aby uzyskać informacje na temat generowania listy połączeń EDIF.
Generowanie strukturalnej listy połączeń VHDL
Strukturalna lista połączeń VHDL filesą generowane automatycznie jako część projektu Libero SoC.
Możesz znaleźć swoją listę połączeń VHDL files w katalogu /synthesis twojego projektu Libero. Na przykładample, jeśli katalog twojego projektu nazywa się project1, to twoja lista połączeń filePliki znajdują się w katalogu /project1/synthesis.
Niektóre rodziny umożliwiają eksportowanie tych danych files ręcznie do użycia w narzędziach zewnętrznych. Jeśli twoje urządzenie obsługuje tę funkcję, możesz eksportować netlist filez menu Narzędzia > Eksportuj > Lista połączeń.
Symulacja z ModelSim
W tym rozdziale opisano kroki przeprowadzania symulacji behawioralnej, strukturalnej i czasowej przy użyciu symulatora ModelSim.
Przedstawione procedury dotyczą komputerów PC. Te same procedury konfiguracji działają podobnie w przypadku systemów UNIX. Używaj ukośników zamiast ukośników odwrotnych. W przypadku komputerów PC wpisz polecenia w oknie MTI. W przypadku systemów UNIX wpisz polecenia w oknie systemu UNIX.
Symulacja behawioralna
Użyj poniższej procedury, aby wykonać symulację behawioralną projektu. Zapoznaj się z dokumentacją
dołączone do narzędzia symulacyjnego, aby uzyskać dodatkowe informacje na temat przeprowadzania symulacji behawioralnej.
- Uruchom symulator ModelSim. (Tylko na PC)
- Zmień katalog na katalog swojego projektu. Ten katalog musi zawierać twój projekt VHDL files i testbench. Typ: cd
- Mapowanie do biblioteki. Jeśli jakieś rdzenie są utworzone w źródle VHDL, wpisz następujące polecenie, aby zamapować je do skompilowanej biblioteki VITAL: vmap $ALSDIR\lib\vtl\95\mti\
Aby odwołać się do biblioteki rodzinnej w projekcie VHDL files, dodaj następujące wiersze do swojego projektu VHDL files: biblioteka ; używać .komponenty.wszystkie; - Utwórz katalog „work”. Wpisz: vlib work
- Mapuj do katalogu „work”. Wpisz następujące polecenie: vmap work .\work
- Wykonaj symulację behawioralną swojego projektu. Aby wykonać symulację behawioralną przy użyciu symulatora VSystem lub ModelSim, skompiluj swój projekt VHDL i testbench files i uruchom symulację. W przypadku projektów hierarchicznych skompiluj bloki projektu niższego poziomu przed blokami projektu wyższego poziomu.
Poniższe polecenia pokazują, jak skompilować projekt VHDL i testbench files:
vcom-93 .vhd
vcom-93 .vhd
Aby symulować projekt wpisz:
wsim
Na przykładampna:
vsim test_adder_zachowanie
Para encja-architektura określona przez konfigurację o nazwie test_adder_behave w testbench będzie symulowana. Jeśli twój projekt zawiera rdzeń PLL, użyj rozdzielczości 1ps:
vsim -t ps
Na przykładampna:
vsim -t ps test_adder_behave
Symulacja strukturalna
Aby wykonać symulację konstrukcyjną, należy postępować zgodnie z poniższą procedurą.
- Wygeneruj strukturalną listę sieciową VHDL. Jeśli używasz Synopsys Design Compiler, wygeneruj strukturalną listę sieciową VHDL za pomocą tego narzędzia.
Jeśli używasz innych narzędzi do syntezy, wygeneruj kod VHDL na poziomie bramki z listy połączeń EDIF, używając file generowane automatycznie w Twoim projekcie. Niektóre rodziny projektów umożliwiają generowanie filebezpośrednio z menu Narzędzia > Eksportuj > Lista połączeń.
Notatka: Wygenerowany VHDL używa std_logic dla wszystkich portów. Porty magistrali będą w tej samej kolejności bitów, w jakiej pojawiają się na liście połączeń EDIF. - Mapowanie do biblioteki VITAL. Uruchom następujące polecenie, aby zamapować skompilowaną bibliotekę VITAL.
mapa wirtualna $ALSDIR\lib\vtl\95\mti\ - Skompiluj strukturalną listę połączeń. Skompiluj swój projekt VHDL i testbench files. Poniższe polecenia pokazują, jak skompilować projekt VHDL i testbench files:
vcom -tylko e-93 .vhd
vcom -tylko -93 .vhd
vcom .vhd
Notatka: Najpierw aplikacja kompiluje encje. Następnie kompiluje architektury, zgodnie z wymaganiami dla netlist VHDL pisanych przez niektóre narzędzia. - Uruchom symulację strukturalną. Aby symulować swój projekt, wpisz: vsim
Na przykładample: vsim test_adder_structure
Symulowana będzie para jednostka-architektura określona w konfiguracji o nazwie test_adder_structure w środowisku testowym.
Jeżeli twój projekt zawiera rdzeń PLL, użyj rozdzielczości 1ps: vsim -t ps
Na przykładample: vsim -t ps test_adder_structure
Symulacja czasu
Aby wykonać symulację czasową:
- Jeśli tego nie zrobiłeś, nadaj swojemu projektowi odpowiednie adnotacje i utwórz stanowisko testowe.
- Aby wykonać symulację czasową przy użyciu symulatora V-System lub ModelSim, skompiluj projekt VHDL i stanowisko testowe files, jeśli nie zostały już skompilowane do symulacji strukturalnej i uruchom symulację. Poniższe polecenia pokazują, jak skompilować projekt VHDL i testbench files:
vcom -tylko e-93 .vhd
vcom -tylko -93 .vhd
vcom .vhd
Uwaga: wykonanie poprzednich kroków powoduje najpierw kompilację encji, a następnie architektur, co jest wymagane w przypadku list połączeń VHDL tworzonych przez niektóre narzędzia. - Uruchom symulację adnotacji wstecznej, korzystając z informacji o czasie w pliku SDF file. Typ: vsim -sdf[max|typ|min] / = .sdf-c
Ten opcja określa region (lub ścieżkę) do instancji w projekcie, w którym rozpoczyna się adnotacja wsteczna. Możesz jej użyć, aby określić konkretną instancję FPGA w większym projekcie systemu lub stanowisku testowym, którą chcesz adnotować wstecznie. Na przykładampczytaj: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
W tym byłymample, adder encji został utworzony jako instancja „uut” w testbench. Para encja-architektura określona przez konfigurację o nazwie „test_adder_structural” w testbench będzie symulowana przy użyciu maksymalnych opóźnień określonych w SDF file.
Jeżeli twój projekt zawiera rdzeń PLL, użyj rozdzielczości 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf-c
Na przykładampzobacz: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
A — Wsparcie produktu
Microsemi SoC Products Group wspiera swoje produkty różnymi usługami wsparcia, w tym obsługą klienta, centrum wsparcia technicznego klienta, a webwitryna internetowa, poczta elektroniczna i biura sprzedaży na całym świecie.
Ten dodatek zawiera informacje na temat kontaktowania się z Microsemi SoC Products Group i korzystania z tych usług pomocy technicznej.
Obsługa klienta
Skontaktuj się z działem obsługi klienta, aby uzyskać nietechniczne wsparcie dotyczące produktu, takie jak wycena produktów, aktualizacje produktów, informacje o aktualizacjach, status zamówienia i autoryzacja.
Z Ameryki Północnej zadzwoń pod numer 800.262.1060
Z reszty świata zadzwoń pod numer 650.318.4460
Faks z dowolnego miejsca na świecie: 408.643.6913
Centrum wsparcia technicznego klienta
Microsemi SoC Products Group zatrudnia w swoim Centrum Wsparcia Technicznego Klienta wysoko wykwalifikowanych inżynierów, którzy mogą pomóc odpowiedzieć na pytania dotyczące sprzętu, oprogramowania i projektowania produktów SoC firmy Microsemi. Centrum Wsparcia Technicznego Klienta poświęca dużo czasu na tworzenie notatek aplikacyjnych, odpowiedzi na typowe pytania dotyczące cyklu projektowania, dokumentacji znanych problemów i różnych często zadawanych pytań. Dlatego przed skontaktowaniem się z nami odwiedź nasze zasoby online. Jest bardzo prawdopodobne, że już odpowiedzieliśmy na Twoje pytania.
Wsparcie techniczne
Odwiedź dział obsługi klienta webStrona (www.microsemi.com/soc/support/search/default.aspx), aby uzyskać więcej informacji i wsparcia. Wiele odpowiedzi dostępnych w wyszukiwarce web zasobu obejmują diagramy, ilustracje i łącza do innych zasobów w witrynie webstrona.
Webstrona
Możesz przeglądać różne informacje techniczne i nietechniczne na stronie głównej SoC pod adresem www.microsemi.com/soc.
Kontakt z Centrum Wsparcia Technicznego Klienta
Wysoko wykwalifikowani inżynierowie pracują w Centrum Wsparcia Technicznego. Z Centrum Wsparcia Technicznego można skontaktować się za pośrednictwem poczty elektronicznej lub za pośrednictwem Microsemi SoC Products Group webstrona.
E-mail
Możesz przesyłać swoje pytania techniczne na nasz adres e-mail i otrzymywać odpowiedzi e-mailem, faksem lub telefonicznie. Ponadto, jeśli masz problemy z projektem, możesz wysłać swój projekt e-mailem files, aby otrzymać pomoc.
Stale monitorujemy konto e-mail przez cały dzień. Wysyłając do nas prośbę, pamiętaj o podaniu imienia i nazwiska, nazwy firmy oraz danych kontaktowych w celu sprawnego przetworzenia prośby.
Adres e-mail pomocy technicznej to soc_tech@microsemi.com.
Moje sprawy
Klienci Microsemi SoC Products Group mogą zgłaszać i śledzić sprawy techniczne online, przechodząc do sekcji Moje sprawy.
Poza USA
Klienci potrzebujący pomocy poza strefami czasowymi USA mogą skontaktować się z pomocą techniczną za pośrednictwem poczty e-mail (soc_tech@microsemi.com) lub skontaktuj się z lokalnym biurem sprzedaży. Listę biur sprzedaży można znaleźć pod adresem www.microsemi.com/soc/company/contact/default.aspx.
Wsparcie techniczne ITAR
Aby uzyskać pomoc techniczną dotyczącą układów FPGA RH i RT, które są regulowane przez przepisy dotyczące międzynarodowego handlu bronią (ITAR), skontaktuj się z nami za pośrednictwem soc_tech_itar@microsemi.com. Ewentualnie w Moich sprawach wybierz Tak z listy rozwijanej ITAR. Pełną listę układów Microsemi FPGA podlegających przepisom ITAR można znaleźć w ITAR web strona.
Siedziba firmy Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
W USA: +1 949-380-6100
Sprzedaż: +1 949-380-6136
Faks: +1 949-215-4996
Microsemi Corporation (NASDAQ: MSCC) oferuje kompleksowe portfolio rozwiązań półprzewodnikowych dla: lotnictwa, obronności i bezpieczeństwa; przedsiębiorczość i komunikacja; oraz rynków przemysłowych i alternatywnych źródeł energii. Produkty obejmują wysokowydajne i niezawodne urządzenia analogowe i RF, układy scalone sygnałów mieszanych i RF, konfigurowalne układy SoC, układy FPGA i kompletne podsystemy. Siedziba Microsemi znajduje się w Aliso Viejo w Kalifornii. Dowiedz się więcej na www.microsemi.com.
© 2012 Microsemi Corporation. Wszelkie prawa zastrzeżone. Microsemi i logo Microsemi są znakami towarowymi firmy Microsemi Corporation. Wszystkie inne znaki towarowe i znaki usługowe są własnością ich odpowiednich właścicieli.
5-57-9006-12/11.12
Dokumenty / Zasoby
 |
Wersje pakietu Microchip VHDL VITAL SoC Design Suite [plik PDF] Instrukcja użytkownika Wersje 2024.2 do 12.0, wersje pakietu VHDL VITAL SoC Design Suite, VHDL VITAL, wersje pakietu SoC Design Suite, wersje pakietu, wersje |