VHDL VITAL™
Simuleringsvejledning

Indledning

Denne VHDL Vital Simulation Guide indeholder oplysninger om brugen af ​​ModelSim til at simulere designs til Microsemi SoC-enheder. Se onlinehjælpen for yderligere oplysninger om brugen af ​​SoC-softwaren.
Se den dokumentation, der følger med din simulator, for at få oplysninger om udførelse af simulering.

Dokumentantagelser
Dette dokument forudsætter følgende:

1. Du har installeret Libero SoC-softwaren. Dette dokument gælder for Libero SoC-software v10.0 og nyere. For tidligere versioner af softwaren, se Legacy VHDL Vital Simulationsguide.
2. Du har installeret din VHDL VITAL-simulator.
3. Du er fortrolig med UNIX-arbejdsstationer og operativsystemer eller med pc'er og Windows-operativmiljøer.
4. Du er bekendt med FPGA-arkitektur og FPGA-designsoftware.

Dokumentkonventioner
Dette dokument bruger følgende variabler:

• FPGA-familiebiblioteker vises som Erstat den ønskede FPGA-familievariabel med enhedsfamilien efter behov. F.eks.ample: vcom -arbejde .vhd
• Kompilerede VHDL-biblioteker vises som Erstatning for den ønskede VHDL-familievariabel efter behov. VHDL-sproget kræver, at biblioteksnavnene begynder med et alfategn.

Online hjælp
Microsemi SoC-software leveres med onlinehjælp. Onlinehjælp, der er specifik for hvert softwareværktøj, er tilgængelig fra menuen Hjælp.

Opsætning

Dette kapitel indeholder oplysninger om opsætning af ModelSim-simulatoren til at simulere Microsemi SoC-designs.
Dette kapitel indeholder softwarekrav, trin der beskriver, hvordan man kompilerer Microsemi SoC FPGA-biblioteker, og andre opsætningsoplysninger til det simuleringsværktøj, du bruger.

Softwarekrav
Oplysningerne i denne vejledning gælder for Microsemi Libero SoC Software v10.0 og nyere samt IEEE1076-kompatible VHDL-simulatorer.
Derudover indeholder denne vejledning oplysninger om brugen af ​​ModelSim-simulatorer.
For specifikke oplysninger om, hvilke versioner denne udgivelse understøtter, skal du gå til det tekniske supportsystem på Microsemi. web websted (http://www.actel.com/custsup/search.html) og søg efter nøgleordet tredjepart.

ModelSim
Da installationsstien varierer for hver bruger og hver installation, bruger dette dokument $ALSDIR til at angive den placering, hvor softwaren er installeret. Hvis du er Unix-bruger, skal du blot oprette en miljøvariabel kaldet ALSDIR og indstille dens værdi til installationsstien. Hvis du er Windows-bruger, skal du erstatte $ALSDIR med installationsstien i kommandoerne.
Brug følgende procedure til at kompilere biblioteker til ModelSim-simulatorerne. Skriv UNIX-kommandoer ved UNIX-prompten. Skriv Windows-kommandoer på kommandolinjen i ModelSim Transcript-vinduet.
Kommandoerne nedenfor er til Windows. For at kommandoerne skal virke til UNIX, skal du bruge skråstreger i stedet for omvendte skråstreger.

Denne procedure kompilerer et Microsemi VITAL-bibliotek i mappen $ALSDIR\lib\vtl\95\mti. Du skal kompilere FPGA-biblioteksmodellerne for at VITAL-bibliotekerne kan fungere korrekt.
Note: Hvis der allerede findes en MTI-mappe i mappen $ALSDIR\lib\vtl\95, kan der være kompilerede biblioteker til stede, og du behøver muligvis ikke at udføre følgende procedure.

1. Opret et bibliotek kaldet mti i mappen $ALSDIR\lib\vtl\95.
2. Aktiver ModelSim-simulatoren (kun Windows).
3. Skift til mappen $ALSDIR\lib\vtl\95\mti. Indtast følgende kommando ved prompten: cd $ALSDIR\lib\vtl\95\mti
4. Opret en familiebiblioteket. Indtast følgende kommando ved prompten: vlib
5. Tilknyt VITAL-biblioteket til mappe. Indtast følgende kommando ved prompten: vmap $ALSDIR\lib\vtl\95\mti\
6. Kompilér dine VITAL-biblioteker.
   vcom -arbejde ../ .vhd
   F.eksampFor at kompilere 40MX-biblioteket til din simulator skal du skrive følgende kommando: vcom -work a40mx ../40mx.vhd
7. (Valgfrit) Kompilér migreringsbiblioteket. Udfør kun dette trin, hvis du har brug for at bruge migreringsbiblioteket. Skriv følgende kommando ved prompten: vcom -work ../ _mig.vhd

Design flow

Dette kapitel beskriver designflowet for simulering af designs med et VHDL VITAL-kompatibelt simuleringsværktøj.

VHDL VITAL Design Flow
VHDL VITAL-designflowet har fire hovedtrin:

1. Skab design
2. Implementer design
3. Programmering
4. Systemverifikation

De følgende afsnit beskriver disse trin.

Skab design
Under designoprettelse/verifikation fanges et design i en RTL-niveau (adfærdsmæssig) VHDL-kilde file.
Efter at have registreret designet, kan du udføre en adfærdssimulering af VHDL'en file for at kontrollere, at VHDL-koden er korrekt. Koden syntetiseres derefter til en gate-niveau (strukturel) VHDL netliste. Efter syntese kan du udføre en valgfri pre-layout strukturel simulering af designet. Endelig genereres en EDIF-netliste til brug i Libero SoC, og en VHDL-strukturel post-layout-netliste genereres til timingsimulering i en VHDL VITAL-kompatibel simulator.

VHDL-kildeindtastning
Indtast din VHDL-designkilde ved hjælp af en teksteditor eller en kontekstafhængig HDL-editor. Din VHDL-designkilde kan indeholde konstruktioner på RTL-niveau såvel som instansieringer af strukturelle elementer, såsom Libero SoC-kerner.

Adfærdssimulering
Udfør en adfærdssimulering af dit design før syntese. Adfærdssimulering verificerer funktionaliteten af ​​din VHDL-kode. Typisk bruger du nul forsinkelser og en standard VHDL-testbænk til at køre simuleringen. Se dokumentationen, der følger med dit simuleringsværktøj, for information om udførelse af funktionel simulering.

Syntese
Når du har oprettet din adfærdsmæssige VHDL-designkilde, skal du syntetisere den. Syntese transformerer den adfærdsmæssige VHDL file ind i en gate-level netlist og optimerer designet til en målteknologi. Dokumentationen, der følger med dit synteseværktøj, indeholder oplysninger om udførelse af designsyntese.

EDIF Netlist Generation
Når du har oprettet, syntetiseret og verificeret dit design, genererer softwaren en EDIF-netliste til place-and-route i Libero SoC.
Denne EDIF-netliste bruges også til at generere en strukturel VHDL-netliste til brug i struktursimulering.

Strukturel VHDL Netlist Generation
Libero SoC genererer en VHDL-netliste på gate-niveau fra din EDIF-netliste til brug i post-syntese prelayout strukturel simulering.
De file er tilgængelig i mappen /synthesis, hvis du ønsker at udføre simulering manuelt.
Strukturel simulering
Udfør en strukturel simulering før placering og routing. Strukturel simulering verificerer funktionaliteten af ​​din post-syntese strukturelle VHDL-netliste før layout. Enhedsforsinkelser inkluderet i de kompilerede Libero SoC VITAL-biblioteker anvendes. Se dokumentationen, der følger med dit simuleringsværktøj, for information om udførelse af strukturel simulering.

Implementer design
Under designimplementering placerer og dirigerer du et design ved hjælp af Libero SoC. Derudover kan du udføre tidsanalyse. Efter place-and-route, udføre postlayout (timing) simulering med en VHDL VITAL-kompatibel simulator.
Programmering
Programmér en enhed med programmeringssoftware og -hardware fra Microsemi SoC eller et understøttet tredjepartsprogrammeringssystem. Se programmererens onlinehjælp for at få oplysninger om programmering af en Microsemi SoC-enhed.
Systemverifikation
Du kan udføre systemverifikation på en programmeret enhed ved hjælp af diagnosticeringsværktøjet Silicon Explorer.
Se Silicon Explorer Quick Start for at få oplysninger om brugen af ​​Silicon Explorer.

Generering af netlister

Dette kapitel beskriver procedurerne for generering af EDIF og strukturelle VHDL-netlister.
Generering af en EDIF Netlist
Efter at have fanget dit skema eller syntetiseret dit design, skal du generere en EDIF-netliste fra dit skematiske indfangnings- eller synteseværktøj. Brug EDIF-netlisten til sted-og-rute. Se dokumentationen, der følger med dit skematisk optagelses- eller synteseværktøj for information om generering af en EDIF-netliste.
Generering af en strukturel VHDL-netliste
Strukturel VHDL-netliste files genereres automatisk som en del af dit Libero SoC-projekt.
Du kan finde din VHDL-netliste files i mappen /synthesis i dit Libero-projekt. F.eksample, hvis din projektmappe hedder project1, så din netliste files er i /project1/synthesis.
Nogle familier giver dig mulighed for at eksportere disse files manuelt til brug i eksterne værktøjer. Hvis din enhed understøtter denne funktion, kan du eksportere netliste files fra Værktøjer > Eksporter > Netliste.

Simulering med ModelSim

Dette kapitel beskriver trin til at udføre adfærds-, struktur- og timingsimulering ved hjælp af ModelSim-simulatoren.
De viste procedurer gælder for pc. De samme opsætningsprocedurer fungerer på samme måde for UNIX. Brug skråstreger i stedet for omvendte skråstreger. For pc skal du skrive kommandoer i MTI-vinduet. For UNIX skal du skrive kommandoer i et UNIX-vindue.

Adfærdssimulering
Brug følgende procedure til at udføre en adfærdssimulering af et design. Se dokumentationen
der følger med dit simuleringsværktøj for yderligere oplysninger om udførelse af adfærdssimulering.

1. Aktiver din ModelSim-simulator. (Kun PC)
2. Skift mappe til din projektmappe. Denne mappe skal indeholde dit VHDL-design. files og testbænk. Type: cd
3. Kort til biblioteket. Hvis der er instantierede kerner i din VHDL-kilde, skal du skrive følgende kommando for at kortlægge dem til det kompilerede VITAL-bibliotek: vmap $ALSDIR\lib\vtl\95\mti\
   Sådan refererer du til familiebiblioteket i dit VHDL-design files, tilføj følgende linjer til dit VHDL-design files: bibliotek ; brug .komponenter.alle;
4. Opret en "work"-mappe. Skriv: vlib work
5. Kortlæg til mappen "work". Skriv følgende kommando: vmap work .\work
6. Udfør en adfærdssimulering af dit design. For at udføre en adfærdssimulering ved hjælp af din VSystem- eller ModelSim-simulator, skal du kompilere dit VHDL-design og teste på en testbænk. files og kør en simulering. For hierarkiske designs kompilér designblokkene på lavere niveau før designblokkene på højere niveau.

Følgende kommandoer viser, hvordan man kompilerer VHDL-design og testbench files:
vcom -93 .vhd
vcom -93 .vhd

For at simulere designet skal du skrive:
vsim
F.eksampdet:
vsim test_adder_behave
Entitet-arkitektur-parret specificeret af konfigurationen med navnet test_adder_behave i testbench vil blive simuleret. Hvis dit design indeholder en PLL-kerne, skal du bruge en opløsning på 1ps:
vsim -t ps
F.eksampdet:
vsim -t ps test_adder_behave

Strukturel simulering
Brug følgende procedure til at udføre struktursimulering.

1. Generer en strukturel VHDL-netliste. Hvis du bruger Synopsys Design Compiler, skal du generere en strukturel VHDL-netliste ved hjælp af dette værktøj.
   Hvis du bruger andre synteseværktøjer, skal du generere en VHDL på gate-niveau fra din EDIF-netliste ved hjælp af file genereres automatisk i dit projekt. Nogle designfamilier giver dig mulighed for at generere files direkte fra menuen Værktøjer > Eksporter > Netliste.
   Note: Den genererede VHDL bruger std_logic til alle porte. Busportene vil være i samme bitrækkefølge, som de vises i EDIF-netlisten.
2. Tilknyt til VITAL-biblioteket. Kør følgende kommando for at tilknytte det kompilerede VITAL-bibliotek.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Kompilér den strukturelle netliste. Kompilér dit VHDL-design og testbænk. files. Følgende kommandoer viser, hvordan man kompilerer VHDL-design og testbench files:
   vcom -bare e -93 .vhd
   vcom - bare en -93 .vhd
   vcom .vhd
   Note: Først kompilerer applikationen entiteterne. Derefter kompilerer den arkitekturerne, som krævet for VHDL-netlister skrevet af visse værktøjer.
4. Kør den strukturelle simulering. For at simulere dit design skal du skrive: vsim
   F.eksample: vsim test_adder_struktur
   Det entitet-arkitektur-par, der er angivet af konfigurationen med navnet test_adder_structure i testbenchen, vil blive simuleret.
   Hvis dit design indeholder en PLL-kerne, skal du bruge en opløsning på 1ps: vsim -t ps
   F.eksample: vsim -t ps test_adder_struktur

Timingsimulering
Sådan udfører du tidssimulering:

1. Hvis du ikke har gjort det, så bagannoter dit design og opret din testbænk.
2. For at udføre en timingsimulering ved hjælp af din V-System- eller ModelSim-simulator, skal du kompilere dit VHDL-design og testbænken. files, hvis de ikke allerede er blevet kompileret til en strukturel simulering, og kør en simulering. Følgende kommandoer viser, hvordan man kompilerer VHDL-design og testbench files:
   vcom -bare e -93 .vhd
   vcom - bare en -93 .vhd
   vcom .vhd
   Bemærk: Udførelse af de foregående trin kompilerer først entiteterne og derefter arkitekturerne, som krævet for VHDL-netlister skrevet af nogle værktøjer.
3. Kør back-annotation-simuleringen ved hjælp af timingoplysningerne i SDF'en file. Type: vsim -sdf[max|typ|min] / = .sdf -c
   De option angiver regionen (eller stien) til en forekomst i et design, hvor tilbageannotering begynder. Du kan bruge den til at specificere en bestemt FPGA-instans i et større systemdesign eller testbench, som du ønsker at back-annotere. F.eksample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   I dette example, enhedsadderen er blevet instansieret som instans "uut" i testbænken. Entitet-arkitektur-parret specificeret af konfigurationen kaldet "test_adder_structural" i testbænken vil blive simuleret ved hjælp af de maksimale forsinkelser specificeret i SDF'en file.
   Hvis dit design indeholder en PLL-kerne, skal du bruge en opløsning på 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   F.eksample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Produktsupport

Microsemi SoC Products Group støtter sine produkter med forskellige supporttjenester, herunder kundeservice, teknisk kundesupportcenter, et webwebsted, elektronisk post og verdensomspændende salgskontorer.
Dette appendiks indeholder oplysninger om at kontakte Microsemi SoC Products Group og bruge disse supporttjenester.

Kundeservice
Kontakt kundeservice for ikke-teknisk produktsupport, såsom produktpriser, produktopgraderinger, opdateringsoplysninger, ordrestatus og godkendelse.
Fra Nordamerika, ring 800.262.1060
Fra resten af ​​verden, ring på 650.318.4460
Fax, hvor som helst i verden, 408.643.6913

Kunde Teknisk Support Center
Microsemi SoC Products Group bemander sit kundesupportcenter med højt kvalificerede ingeniører, der kan hjælpe med at besvare dine hardware-, software- og designspørgsmål om Microsemi SoC-produkter. Kundesupportcenteret bruger meget tid på at udarbejde applikationsnotater, svar på almindelige spørgsmål om designcyklussen, dokumentation af kendte problemer og forskellige ofte stillede spørgsmål. Så inden du kontakter os, bedes du besøge vores online ressourcer. Det er meget sandsynligt, at vi allerede har besvaret dine spørgsmål.

Teknisk support
Besøg kundesupporten webwebsted (www.microsemi.com/soc/support/search/default.aspx) for mere information og support. Mange svar tilgængelige på den søgbare web ressource inkluderer diagrammer, illustrationer og links til andre ressourcer på webwebsted.

Webwebsted
Du kan gennemse en række forskellige tekniske og ikke-tekniske oplysninger på SoC-hjemmesiden på www.microsemi.com/soc.

Kontakt det tekniske kundesupportcenter
Højt dygtige ingeniører bemander Technical Support Center. Det tekniske supportcenter kan kontaktes via e-mail eller gennem Microsemi SoC Products Group webwebsted.
E-mail
Du kan kommunikere dine tekniske spørgsmål til vores e-mailadresse og modtage svar tilbage via e-mail, fax eller telefon. Hvis du har designproblemer, kan du også maile dit design files at modtage assistance.
Vi overvåger konstant e-mail-kontoen i løbet af dagen. Når du sender din anmodning til os, skal du sørge for at inkludere dit fulde navn, firmanavn og dine kontaktoplysninger for effektiv behandling af din anmodning.
Den tekniske support-e-mailadresse er soc_tech@microsemi.com.

Mine sager
Microsemi SoC Products Group-kunder kan indsende og spore tekniske sager online ved at gå til Mine sager.
Uden for USA
Kunder, der har brug for assistance uden for de amerikanske tidszoner, kan enten kontakte teknisk support via e-mail (soc_tech@microsemi.com) eller kontakt et lokalt salgskontor. Salgskontoroversigter kan findes på www.microsemi.com/soc/company/contact/default.aspx.

ITAR teknisk support
For teknisk support på RH og RT FPGA'er, der er reguleret af International Traffic in Arms Regulations (ITAR), kontakt os via soc_tech_itar@microsemi.com. Alternativt kan du i Mine sager vælge Ja på rullelisten ITAR. Besøg ITAR for en komplet liste over ITAR-regulerede Microsemi FPGA'er web side.

Microsemi Corporate hovedkvarter
One Enterprise, Aliso Viejo CA 92656 USA
Inden for USA: +1 949-380-6100
Salg: +1 949-380-6136
Fax: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) tilbyder en omfattende portefølje af halvlederløsninger til: rumfart, forsvar og sikkerhed; virksomhed og kommunikation; og industrielle og alternative energimarkeder. Produkterne omfatter højtydende, højpålidelige analoge og RF-enheder, blandede signal- og RF-integrerede kredsløb, tilpassede SoC'er, FPGA'er og komplette undersystemer. Microsemi har hovedkvarter i Aliso Viejo, Californien. Lær mere på www.microsemi.com.

© 2012 Microsemi Corporation. Alle rettigheder forbeholdes. Microsemi og Microsemi-logoet er varemærker tilhørende Microsemi Corporation. Alle andre varemærker og servicemærker tilhører deres respektive ejere.
5-57-9006-12/11.12

Dokumenter/ressourcer

Microchip VHDL VITAL SoC Design Suite-versioner [pdfBrugervejledning Versioner 2024.2 til 12.0, VHDL VITAL SoC Design Suite-versioner, VHDL VITAL, SoC Design Suite-versioner, Suite-versioner, versioner

Referencer

• Brugermanual