VHDL VITAL™
Průvodce simulací

Zavedení

This VHDL Vital Simulation Guide contains information about using the ModelSim to simulate designs for Microsemi SoC devices. Refer to the online help for additional information about using the SoC software.
Refer to the documentation included with your simulator for information about performing simulation.

Předpoklady dokumentu
This document assumes the following:

1. You have installed the Libero SoC software. This document is for Libero SoC software v10.0 and above. For previous versions of software, see the Legacy VHDL Vital Simulation Guide.
2. You have installed your VHDL VITAL simulator.
3. You are familiar with UNIX workstations and operating systems or with PCs and Windows operating environments.
4. You are familiar with FPGA architecture and FPGA design software.

Dokumentové konvence
This document uses the following variables:

• FPGA family libraries are shown as <act_fam>. Substitute the desired FPGA family variable with the device family as needed. For example: vcom -work <vhd_fam> <act_fam>.vhd
• Compiled VHDL libraries are shown as <vhd_fam>. Substitute <vhd_fam> for the desired VHDL family variable as needed. The VHDL language requires that the library names begin with an alpha character.

Online nápověda
Software Microsemi SoC je dodáván s online nápovědou. Online nápověda specifická pro každý softwarový nástroj je dostupná z nabídky Nápověda.

Nastavení

This chapter contains information on setting up the ModelSim simulator to simulate Microsemi SoC designs.
This chapter includes software requirements, steps describing how to compile Microsemi SoC FPGA libraries, and other setup information for the simulation tool you use.

Softwarové požadavky
The information in this guide applies to the Microsemi Libero SoC Software v10.0 and above and IEEE1076-compliant VHDL simulators.
Additionally, this guide contains information about using ModelSim simulators.
For specific information about which versions this release supports, go to the technical support system on the Microsemi web web (http://www.actel.com/custsup/search.html) and search the keyword third party.

ModelSim
Since the installation path varies for each user and each installation, this document uses $ALSDIR to indicate the location where the software is installed. If you are a Unix user, simply create an environment variable called ALSDIR and set its value to the installation path. If you are a Windows user, replace $ALSDIR with the installation path in the commands.
Use the following procedure to compile libraries for the ModelSim simulators. Type UNIX commands at the UNIX prompt. Type Windows commands on the command line of the ModelSim Transcript window.
The commands below are for Windows. To make the commands work for UNIX, use forward slashes instead of back slashes.

This procedure compiles a Microsemi VITAL library in the $ALSDIR\lib\vtl\95\mti directory. You must compile the FPGA library models for the VITAL libraries to work properly.
Poznámka: If there is already an MTI directory in the $ALSDIR\lib\vtl\95 directory, compiled libraries may be present, and you may not need to perform the following procedure.

1. Create a library called mti in the $ALSDIR\lib\vtl\95 directory.
2. Invoke the ModelSim simulator (Windows only).
3. Change to the $ALSDIR\lib\vtl\95\mti directory. Enter the following command at the prompt: cd $ALSDIR\lib\vtl\95\mti
4. Create a <vhd_fam> family library. Enter the following command at the prompt: vlib <vhd_fam>
5. Map the VITAL libray to the <vhd_fam> directory. Enter the following command at the prompt: vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
6. Compile your VITAL libraries.
   vcom -práce ../ .vhd
   Napřample, to compile the 40MX library for your simulator, type the following command: vcom -work a40mx ../40mx.vhd
7. (Optional) Compile the migration library. Only perform this step if you need to use the migration library. Type the following command at the prompt: vcom -work <vhd_fam> ../<act_fam>_mig.vhd

Návrhový tok

Tato kapitola popisuje tok návrhu pro simulaci návrhů pomocí simulačního nástroje kompatibilního s VHDL VITAL.

VHDL VITAL Design Flow
The VHDL VITAL design flow has four main steps:

1. Vytvořit design
2. Implementujte design
3. Programování
4. Ověření systému

Následující části podrobně popisují tyto kroky.

Vytvořit design
Během vytváření/ověření návrhu je návrh zachycen ve zdroji VHDL na úrovni RTL (behaviorální) file.
After capturing the design, you can perform a behavioral simulation of the VHDL file pro ověření správnosti kódu VHDL. Kód je poté syntetizován do síťového seznamu VHDL na úrovni brány (strukturální). Po syntéze můžete provést volitelnou přednávrhovou strukturální simulaci návrhu. Nakonec je generován EDIF netlist pro použití v Libero SoC a VHDL strukturální post-layout netlist je generován pro simulaci časování v simulátoru vyhovujícím VHDL VITAL.

Záznam zdroje VHDL
Zadejte zdroj návrhu VHDL pomocí textového editoru nebo kontextového editoru HDL. Váš zdroj návrhu VHDL může obsahovat konstrukce na úrovni RTL a také konkretizace konstrukčních prvků, jako jsou jádra Libero SoC.

Behaviorální simulace
Perform a behavioral simulation of your design before synthesis. Behavioral simulation verifies the functionality of your VHDL code. Typically, you use zero delays and a standard VHDL test bench to drive simulation. Refer to the documentation included with  your simulation tool for information about performing functional simulation.

Syntéza
Poté, co jste vytvořili svůj behaviorální zdroj návrhu VHDL, musíte jej syntetizovat. Syntéza transformuje behaviorální VHDL file into a gate-level netlist and optimizes the design for a target technology. The documentation included with your synthesis tool  contains information about performing design synthesis.

Generování EDIF Netlist
After you have created, synthesized, and verified your design, software generates an EDIF netlist for place-and-route in Libero SoC.
This EDIF netlist is also used to generate a structural VHDL netlist for use in structural simulation.

Strukturální VHDL Netlist generace
Libero SoC generates a gate-level VHDL netlist from your EDIF netlist for use in post-synthesis prelayout structural simulation.
The file is available in the /synthesis directory if you wish to perform simulation manually.
Strukturální simulace
Perform a structural simulation before placing-and-routing. Structural simulation verifies the functionality of your post-synthesis pre-layout structural VHDL netlist. Unit delays included in the compiled Libero SoC VITAL libraries are used. Refer to the documentation included with your simulation tool for information about performing structural simulation.

Implementujte design
Během implementace návrhu umístíte a směrujete návrh pomocí Libero SoC. Kromě toho můžete provést časovou analýzu. Po umístění a trase proveďte simulaci rozložení (časování) příspěvku pomocí simulátoru kompatibilního s VHDL VITAL.
Programování
Program a device with programming software and hardware from Microsemi SoC or a supported thirdparty programming system. Refer to the programmer online help for information about programming a Microsemi SoC device.
Ověření systému
You can perform system verification on a programmed device using the Silicon Explorer diagnostic tool.
Refer to the Silicon Explorer Quick Start for information about using the Silicon Explorer.

Generating Netlists

Tato kapitola popisuje postupy pro generování EDIF a strukturálních VHDL netlistů.
Generování EDIF Netlist
Po zachycení schématu nebo syntéze vašeho návrhu vygenerujte netlist EDIF ze svého nástroje pro zachycení schématu nebo syntézu. Použijte EDIF netlist pro umístění a cestu. Informace o generování netlistu EDIF naleznete v dokumentaci dodané s vaším nástrojem pro zachycení schématu nebo syntézu.
Generování strukturovaného Netlistu VHDL
Strukturální VHDL netlist files are generated automatically as part of your Libero SoC project.
You can find your VHDL netlist files v adresáři /synthesis vašeho projektu Libero. Napřample, pokud se váš adresář projektu jmenuje project1, pak váš netlist files are in /project1/synthesis.
Some families enable you to export these files ručně pro použití v externích nástrojích. Pokud vaše zařízení podporuje tuto funkci, můžete exportovat netlist filez Nástroje > Export > Netlist.

Simulace s ModelSim

This chapter describes steps to perform behavioral, structural and timing simulation using the ModelSim simulator.
The procedures shown are for PC. The same setup procedures work similarly for UNIX. Use forward slashes in place of back slashes. For PC, type commands into the MTI window. For UNIX, type commands into a UNIX window.

Behaviorální simulace
Use the following procedure to perform a behavioral simulation of a design. Refer to the documentation
included with your simulation tool for additional information about performing behavioral simulation.

1. Invoke your ModelSim simulator. (PC only)
2. Change directory to your project directory. This directory must include your VHDL design files and testbench. Type: cd <project_dir>
3. Map to the Library. If any cores are instantiated in your VHDL source, type the following command to map them to the compiled VITAL library: vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
   To reference the family library in your VHDL design files, přidejte do svého návrhu VHDL následující řádky files: library <vhd_fam>; use <vhd_fam>.components.all;
4. Create a “work” directory. Type: vlib work
5. Map to the “work” directory. Type the following command: vmap work .\work
6. Perform a behavioral simulation of your design. To perform a behavioral simulation using your VSystem or ModelSim simulator, compile your VHDL design and testbench files a spusťte simulaci. U hierarchických návrhů zkompilujte bloky návrhu nižší úrovně před bloky návrhu vyšší úrovně.

Následující příkazy ukazují, jak zkompilovat VHDL design a testbench files:
vcom -93 <behavioral>.vhd
vcom -93 <test_bench>.vhd

Chcete-li simulovat návrh, zadejte:
vsim
Napřampten:
vsim test_adder_behave
Bude simulována dvojice entita-architektura určená konfigurací s názvem test_adder_behave v testbench. Pokud váš návrh obsahuje jádro PLL, použijte rozlišení 1ps:
vsim -t ps
Napřampten:
vsim -t ps test_adder_behave

Strukturální simulace
Use the following procedure to perform structural simulation.

1. Generate a structural VHDL netlist. If you are using Synopsys Design Compiler, generate a structural VHDL netlist using this tool.
   If you are using other synthesis tools, generate a gate-level VHDL from your EDIF netlist by using the file automaticky generované ve vašem projektu. Některé rodiny návrhů umožňují generovat files přímo z nabídky Nástroje > Export > Netlist.
   Poznámka: The generated VHDL uses std_logic for all ports. The bus ports will be in the same bit order as they appear in the EDIF netlist.
2. Map to the VITAL library. Run the following command to map the compiled VITAL library.
   vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
3. Compile the structural netlist. Compile your VHDL design and testbench files. Následující příkazy ukazují, jak zkompilovat VHDL design a testbench files:
   vcom -just e -93 <structural>.vhd
   vcom -just a -93 <structural>.vhd
   vcom <test_bench>.vhd
   Poznámka: First, the application compiles the entities. Then, it compiles the architectures, as required for VHDL netlists written by some tools.
4. Run the structural simulation. To simulate your design, type: vsim <configuration_name>
   Napřample: vsim test_adder_structure
   The entity-architecture pair specified by the configuration named test_adder_structure in the testbench will be simulated.
   If your design contains a PLL core, use a 1ps resolution: vsim -t ps <configuration_name>
   Napřample: vsim -t ps test_adder_structure

Simulace časování
To perform timing simulation:

1. If you have not done so, back-annotate your design and create your testbench.
2. To perform a timing simulation using your V-System or ModelSim simulator, compile your VHDL design and testbench files, pokud již nebyly zkompilovány pro strukturální simulaci, a spusťte simulaci. Následující příkazy ukazují, jak zkompilovat VHDL design a testbench files:
   vcom -just e -93 <structural>.vhd
   vcom -just a -93 <structural>.vhd
   vcom <test_bench>.vhd
   Poznámka: Provedením předchozích kroků se nejprve zkompilují entity a poté architektury, jak je vyžadováno pro netlisty VHDL napsané některými nástroji.
3. Run the back-annotation simulation using the timing information in the SDF file. Type: vsim -sdf[max|typ|min] /<region>=<design name>.sdf -c <configuration_name>
   The volba určuje oblast (nebo cestu) k instanci v návrhu, kde začíná zpětná anotace. Můžete jej použít k určení konkrétní instance FPGA ve větším návrhu systému nebo testovacím prostředí, které chcete zpětně anotovat. Napřample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   V tomto example, doplněk entity byl vytvořen jako instance „uut“ v testbench. Dvojice entity-architektura určená konfigurací nazvanou „test_adder_structural“ v testbench bude simulována pomocí maximálních zpoždění uvedených v SDF. file.
   If your design contains a PLL core, use a 1ps resolution: vsim -t ps -sdf[max|typ|min] /<region>=<design name>.sdf -c <configuration_name>
   Napřample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Podpora produktu

Microsemi SoC Products Group podporuje své produkty různými podpůrnými službami, včetně zákaznických služeb, zákaznického centra technické podpory, a webmísto, elektronickou poštu a celosvětové prodejní kanceláře.
Tento dodatek obsahuje informace o kontaktování Microsemi SoC Products Group a používání těchto služeb podpory.

Služby zákazníkům
Obraťte se na zákaznický servis pro netechnickou podporu produktu, jako je cena produktu, aktualizace produktu, informace o aktualizaci, stav objednávky a autorizace.
Ze Severní Ameriky volejte 800.262.1060
Ze zbytku světa volejte 650.318.4460
Fax odkudkoli na světě, 408.643.6913 XNUMX XNUMX

Centrum zákaznické technické podpory
Microsemi SoC Products Group staffs its Customer Technical Support Center with highly skilled engineers who can help answer your hardware, software, and design questions about Microsemi SoC Products. The Customer Technical Support Center spends a great deal of time creating application notes, answers to common design cycle questions, documentation of known issues, and various FAQs.  So, before you contact us, please visit our online resources. It is very likely we have already answered your questions.

Technická podpora
Navštivte zákaznickou podporu webweb (www.microsemi.com/soc/support/search/default.aspx) pro další informace a podporu. Mnoho odpovědí dostupných na vyhledávání web zdroj zahrnuje diagramy, ilustrace a spojení na jiné zdroje na webmísto.

Webmísto
Na domovské stránce SoC na adrese můžete procházet různé technické i netechnické informace www.microsemi.com/soc.

Kontaktování střediska technické podpory zákazníků
Středisko technické podpory zaměstnávají vysoce kvalifikovaní inženýři. Centrum technické podpory lze kontaktovat e-mailem nebo prostřednictvím skupiny produktů Microsemi SoC webmísto.
E-mail
Své technické dotazy můžete sdělit na naši e-mailovou adresu a získat odpovědi zpět e-mailem, faxem nebo telefonicky. Také, pokud máte problémy s návrhem, můžete svůj návrh poslat e-mailem files získat pomoc.
E-mailový účet neustále monitorujeme po celý den. Když nám zasíláte svůj požadavek, nezapomeňte uvést své celé jméno, název společnosti a své kontaktní údaje pro efektivní zpracování vašeho požadavku.
E-mailová adresa technické podpory je soc_tech@microsemi.com.

Moje případy
Zákazníci Microsemi SoC Products Group mohou předkládat a sledovat technické případy online na stránce Moje případy.
Mimo USA
Zákazníci, kteří potřebují pomoc mimo časová pásma USA, mohou kontaktovat technickou podporu prostřednictvím e-mailu (soc_tech@microsemi.com) nebo se obraťte na místní prodejní kancelář. Seznam prodejních kanceláří naleznete na www.microsemi.com/soc/company/contact/default.aspx.

Technická podpora ITAR
Pro technickou podporu na RH a RT FPGA, které jsou regulovány Mezinárodními předpisy pro obchod se zbraněmi (ITAR), nás kontaktujte prostřednictvím soc_tech_itar@microsemi.com. Případně v rámci My Cases vyberte Yes v rozevíracím seznamu ITAR. Pro úplný seznam ITAR-regulovaných Microsemi FPGA navštivte ITAR web strana.

Sídlo společnosti Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
V rámci USA: +1 949-380-6100
Prodej: +1 949-380-6136
Fax: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) nabízí komplexní portfolio polovodičových řešení pro: letectví, obranu a bezpečnost; podnikání a komunikace; a trhy s průmyslovými a alternativními energiemi. Produkty zahrnují vysoce výkonná, vysoce spolehlivá analogová a RF zařízení, integrované obvody se smíšeným signálem a RF, přizpůsobitelné SoC, FPGA a kompletní subsystémy. Microsemi má sídlo v Aliso Viejo v Kalifornii. Více informací na www.microsemi.com.

© 2012 Microsemi Corporation. Všechna práva vyhrazena. Microsemi a logo Microsemi jsou ochranné známky společnosti Microsemi Corporation. Všechny ostatní ochranné známky a servisní známky jsou majetkem příslušných vlastníků.
5-57-9006-12/11.12

Dokumenty / zdroje

Verze Microchip VHDL VITAL SoC Design Suite [pdfUživatelská příručka Verze 2024.2 až 12.0, verze VHDL VITAL SoC Design Suite, VHDL VITAL, verze SoC Design Suite, verze sady, verze

Reference

• Uživatelská příručka