VHDL VITAL™
מדריך סימולציה

מָבוֹא

מדריך סימולציית VHDL Vital זה מכיל מידע על השימוש ב-ModelSim כדי לדמות עיצובים עבור התקני Microsemi SoC. עיין בעזרה המקוונת לקבלת מידע נוסף על השימוש בתוכנת SoC.
עיין בתיעוד המצורף לסימולטור שלך למידע על ביצוע סימולציה.

הנחות מסמך
מסמך זה מניח את הדברים הבאים:

1. התקנת את תוכנת Libero SoC. מסמך זה מיועד לתוכנת Libero SoC v10.0 ומעלה. לגירסאות קודמות של תוכנה, ראה את מדריך לסימולציית VHDL Vital מדור קודם.
2. התקנת את סימולטור VHDL VITAL שלך.
3. אתה מכיר תחנות עבודה ומערכות הפעלה UNIX או עם מחשבי PC וסביבות הפעלה של Windows.
4. אתה מכיר את ארכיטקטורת FPGA ותוכנת עיצוב FPGA.

אמנות מסמכים
מסמך זה משתמש במשתנים הבאים:

• ספריות משפחת FPGA מוצגות כ . החלף את המשתנה של משפחת FPGA הרצוי במשפחת המכשירים לפי הצורך. למשלample: vcom -עבודה .vhd
• ספריות VHDL הידור מוצגות כ . תַחֲלִיף עבור המשתנה הרצוי של משפחת VHDL לפי הצורך. שפת VHDL דורשת ששמות הספרייה יתחילו בתו אלפא.

עזרה מקוונת
תוכנת Microsemi SoC מגיעה עם עזרה מקוונת. עזרה מקוונת ספציפית לכל כלי תוכנה זמינה מתפריט העזרה.

הגדרה

פרק זה מכיל מידע על הגדרת סימולטור ModelSim כדי לדמות עיצובי Microsemi SoC.
פרק זה כולל דרישות תוכנה, שלבים המתארים כיצד להרכיב ספריות Microsemi SoC FPGA ומידע הגדרה אחר עבור כלי הסימולציה שבו אתה משתמש.

דרישות תוכנה
המידע במדריך זה חל על תוכנת Microsemi Libero SoC v10.0 ומעלה ועל סימולטורים VHDL תואמי IEEE1076.
בנוסף, מדריך זה מכיל מידע על שימוש בסימולטורים של ModelSim.
למידע ספציפי על אילו גרסאות תומכות מהדורה זו, עבור אל מערכת התמיכה הטכנית ב-Microsemi web אתר (http://www.actel.com/custsup/search.html) וחפש במילת המפתח צד שלישי.

ModelSim
מכיוון שנתיב ההתקנה משתנה עבור כל משתמש וכל התקנה, מסמך זה משתמש ב-$ALSDIR כדי לציין את המיקום בו מותקנת התוכנה. אם אתה משתמש יוניקס, פשוט צור משתנה סביבה בשם ALSDIR והגדר את הערך שלו לנתיב ההתקנה. אם אתה משתמש Windows, החלף את $ALSDIR בנתיב ההתקנה בפקודות.
השתמש בהליך הבא כדי להרכיב ספריות עבור סימולטורים של ModelSim. הקלד פקודות UNIX בהנחיית UNIX. הקלד פקודות Windows בשורת הפקודה של חלון ModelSim Transcript.
הפקודות שלהלן הן עבור Windows. כדי שהפקודות יפעלו עבור UNIX, השתמשו בלכסות קדמיות במקום בקו נטוי אחורי.

הליך זה מרכיב ספריית Microsemi VITAL בספריית $ALSDIR\lib\vtl\95\mti. עליך להרכיב את מודלים של ספריית FPGA כדי שספריות VITAL יפעלו כהלכה.
פֶּתֶק: אם כבר קיימת ספריית MTI בספריית $ALSDIR\lib\vtl\95, ייתכן שקיימות ספריות הידור, וייתכן שלא תצטרך לבצע את ההליך הבא.

1. צור ספרייה בשם mti בספרייה $ALSDIR\lib\vtl\95.
2. הפעל את סימולטור ModelSim (Windows בלבד).
3. שנה לספריית $ALSDIR\lib\vtl\95\mti. הזן את הפקודה הבאה בפקודה: cd $ALSDIR\lib\vtl\95\mti
4. צור א ספרייה משפחתית. הזן את הפקודה הבאה בפקודה: vlib
5. מפה את ספריית VITAL ל- מַדרִיך. הזן את הפקודה הבאה בפקודה: vmap $ALSDIR\lib\vtl\95\mti\
6. הרכיב את ספריות VITAL שלך.
   vcom -עבודה ../ .vhd
   למשלample, כדי להרכיב את ספריית 40MX עבור הסימולטור שלך, הקלד את הפקודה הבאה: vcom -work a40mx ../40mx.vhd
7. (אופציונלי) הרכיב את ספריית ההעברה. בצע שלב זה רק אם עליך להשתמש בספריית ההעברה. הקלד את הפקודה הבאה בפקודה: vcom -work ../ _mig.vhd

זרימת עיצוב

פרק זה מתאר את זרימת התכנון להדמיית עיצובים עם כלי סימולציה תואם VHDL VITAL.

VHDL VITAL Design Flow
לזרימת העיצוב של VHDL VITAL יש ארבעה שלבים עיקריים:

1. צור עיצוב
2. יישום עיצוב
3. תִכנוּת
4. אימות מערכת

הסעיפים הבאים מפרטים את השלבים הללו.

צור עיצוב
במהלך יצירת/אימות עיצוב, עיצוב נקלט במקור VHDL ברמת RTL (התנהגותי) file.
לאחר לכידת העיצוב, ניתן לבצע הדמיית התנהגות של ה-VHDL file כדי לוודא שקוד ה-VHDL נכון. לאחר מכן, הקוד מסונתז ל-VHDL netlist ברמת שער (מבנית). לאחר הסינתזה, ניתן לבצע הדמיה מבנית אופציונלית מראש של העיצוב. לבסוף, EDIF netlist נוצר לשימוש ב-Liro SoC ונוצר רשימת VHDL מבנית לאחר פריסת לסימולציית תזמון בסימולטור תואם VHDL VITAL.

הזנת מקור VHDL
הזן את מקור עיצוב ה-VHDL שלך באמצעות עורך טקסט או עורך HDL רגיש להקשר. מקור העיצוב של VHDL שלך יכול להכיל מבנים ברמת RTL, כמו גם מופעים של אלמנטים מבניים, כגון ליבות Libero SoC.

סימולציה התנהגותית
בצע הדמיית התנהגות של העיצוב שלך לפני הסינתזה. הדמיית התנהגות מאמתת את הפונקציונליות של קוד ה-VHDL שלך. בדרך כלל, אתה משתמש באפס השהיות ובספסל בדיקה סטנדרטי של VHDL כדי לנהוג בסימולציה. עיין בתיעוד המצורף לכלי הסימולציה שלך למידע על ביצוע סימולציה פונקציונלית.

סִינתֶזָה
לאחר שיצרת את מקור עיצוב ה-VHDL ההתנהגותי שלך, עליך לסנתז אותו. סינתזה משנה את ה-VHDL ההתנהגותי file לתוך רשימת רשת ברמת השער ומייעל את העיצוב עבור טכנולוגיית יעד. התיעוד הכלול בכלי הסינתזה שלך מכיל מידע על ביצוע סינתזת עיצוב.

EDIF Netlist Generation
לאחר שיצרת, סינתזת ואימתת את העיצוב שלך, התוכנה מייצרת רשימת EDIF netlist עבור מקום ומסלול ב-Libero SoC.
EDIF netlist זה משמש גם ליצירת רשת VHDL מבנית לשימוש בסימולציה מבנית.

יצירת VHDL Netlist מבנית
Libero SoC מייצר VHDL netlist ברמת שער מרשימת ה-EDIF netlist שלך לשימוש בסימולציה מבנית קדם-סינתזה.
ה file זמין בספריית /synthesis אם ברצונך לבצע סימולציה באופן ידני.
סימולציה מבנית
בצע סימולציה מבנית לפני מיקום וניתוב. סימולציה מבנית מאמתת את הפונקציונליות של רשימת ה-VHDL המבנית שלאחר הסינתזה לפני פריסת ה-VHDL. נעשה שימוש בהשהיות יחידות הכלולות בספריות Libero SoC VITAL המותאם. עיין בתיעוד המצורף לכלי הסימולציה שלך למידע על ביצוע סימולציה מבנית.

יישום עיצוב
במהלך יישום העיצוב, אתה מציב ונתב עיצוב באמצעות Libero SoC. בנוסף, תוכל לבצע ניתוח תזמון. לאחר מיקום ומסלול, בצע הדמיית פריסת פוסט (תזמון) עם סימולטור תואם VHDL VITAL.
תִכנוּת
תכנת מכשיר עם תוכנת תכנות וחומרה מ-Microsemi SoC או מערכת תכנות נתמכת של צד שלישי. עיין בעזרה המקוונת של המתכנת למידע על תכנות התקן Microsemi SoC.
אימות מערכת
ניתן לבצע אימות מערכת במכשיר מתוכנת באמצעות כלי האבחון של סיליקון סייר.
עיין בהתחלה מהירה של סיליקון סיליקון לקבלת מידע על השימוש בסליקון סייר.

יצירת רשימות נטו

פרק זה מתאר את הנהלים להפקת EDIF ורשימות רשת של VHDL מבניות.
יצירת EDIF Netlist
לאחר לכידת הסכימה שלך או סינתזה של העיצוב שלך, צור רשימת EDIF netlist מכלי הלכידה או הסינתזה הסכמטית שלך. השתמש ב-EDIF netlist עבור מקום ומסלול. עיין בתיעוד המצורף לכלי הלכידה או הסינתזה הסכמטיים שלך למידע על יצירת רשימת EDIF netlist.
יצירת VHDL Netlist מבנית
רשת VHDL מבנית files נוצרים באופן אוטומטי כחלק מפרויקט Libero SoC שלך.
אתה יכול למצוא את רשימת ה-VHDL שלך files בספריית /synthesis של פרויקט Libero שלך. למשלample, אם ספריית הפרויקט שלך נקראת project1, אז ה-netlist שלך files נמצאים ב- /project1/synthesis.
משפחות מסוימות מאפשרות לך לייצא אותן files באופן ידני לשימוש בכלים חיצוניים. אם המכשיר שלך תומך בתכונה זו, תוכל לייצא את ה-netlist files מתוך כלים > ייצוא > Netlist.

סימולציה עם ModelSim

פרק זה מתאר שלבים לביצוע סימולציה התנהגותית, מבנית ותזמון באמצעות סימולטור ModelSim.
ההליכים המוצגים מיועדים למחשב. אותם הליכי הגדרה עובדים באופן דומה עבור UNIX. השתמש באלכסונים קדמיים במקום קווים אחוריים. עבור PC, הקלד פקודות בחלון MTI. עבור UNIX, הקלד פקודות בחלון UNIX.

סימולציה התנהגותית
השתמש בהליך הבא כדי לבצע הדמיית התנהגות של עיצוב. עיין בתיעוד
כלול בכלי הסימולציה שלך למידע נוסף על ביצוע סימולציה התנהגותית.

1. הפעל את סימולטור ModelSim שלך. (מחשב בלבד)
2. שנה את הספרייה לספריית הפרויקט שלך. ספרייה זו חייבת לכלול את עיצוב ה-VHDL שלך files וספסל מבחן. סוג: CD
3. מפה לספרייה. אם מופעלות ליבות כלשהן במקור ה-VHDL שלך, הקלד את הפקודה הבאה כדי למפות אותן לספריית VITAL המהידור: vmap $ALSDIR\lib\vtl\95\mti\
   כדי להתייחס לספריית המשפחה בעיצוב ה-VHDL שלך files, הוסף את השורות הבאות לעיצוב VHDL שלך files: ספריה ; לְהִשְׁתַמֵשׁ .components.all;
4. צור ספריית "עבודה". סוג: vlib work
5. מפה לספריית "עבודה". הקלד את הפקודה הבאה: vmap work .\work
6. בצע הדמיית התנהגות של העיצוב שלך. כדי לבצע סימולציה התנהגותית באמצעות סימולטור VSystem או ModelSim, הרכיב את עיצוב ה-VHDL וספסל הבדיקה שלך files ולהריץ סימולציה. עבור עיצובים היררכיים, קומפלו את בלוקי העיצוב ברמה נמוכה יותר לפני בלוקי העיצוב ברמה הגבוהה יותר.

הפקודות הבאות מדגימות כיצד להרכיב עיצוב VHDL וספסל בדיקה files:
vcom -93 .vhd
vcom -93 .vhd

כדי לדמות את העיצוב, הקלד:
vsim
למשלampעל:
vsim test_adder_behave
צמד הישות-ארכיטקטורה שצוין על-ידי התצורה בשם test_adder_behave ב-testbench יבוצע הדמיה. אם העיצוב שלך מכיל ליבת PLL, השתמש ברזולוציה של 1ps:
vsim -t ps
למשלampעל:
vsim -t ps test_adder_behave

סימולציה מבנית
השתמש בהליך הבא כדי לבצע סימולציה מבנית.

1. צור רשימת רשת של VHDL מבנית. אם אתה משתמש ב-Synopsys Design Compiler, צור רשימת רשת VHDL מבנית באמצעות כלי זה.
   אם אתה משתמש בכלי סינתזה אחרים, צור VHDL ברמת שער מרשימת ה-EDIF netlist שלך באמצעות file נוצר באופן אוטומטי בפרויקט שלך. משפחות עיצוב מסוימות מאפשרות לך ליצור את files ישירות מהתפריט כלים > ייצוא > Netlist.
   פֶּתֶק: ה-VHDL שנוצר משתמש ב-std_logic עבור כל היציאות. יציאות האוטובוס יהיו באותו סדר סיביות כפי שהן מופיעות ברשימת EDIF netlist.
2. מפה לספריית VITAL. הפעל את הפקודה הבאה כדי למפות את ספריית VITAL המהידור.
   vmap $ALSDIR\lib\vtl\95\mti\
3. ערכו את רשימת הרשת המבנית. הרכיב את עיצוב ה-VHDL וספסל הבדיקה שלך fileס. הפקודות הבאות מדגימות כיצד להרכיב עיצוב VHDL וספסל בדיקה files:
   vcom -just e -93 .vhd
   vcom -רק -93 .vhd
   vcom .vhd
   פֶּתֶק: ראשית, האפליקציה מרכיבה את הישויות. לאחר מכן, הוא מרכיב את הארכיטקטורות, כנדרש עבור רשימות רשת VHDL שנכתבו על ידי כמה כלים.
4. הפעל את הסימולציה המבנית. כדי לדמות את העיצוב שלך, הקלד: vsim
   למשלample: vsim test_adder_structure
   צמד הישות-ארכיטקטורה שצוין על-ידי התצורה בשם test_adder_structure ב-testbench ידמה.
   אם העיצוב שלך מכיל ליבת PLL, השתמש ברזולוציה של 1ps: vsim -t ps
   למשלample: vsim -t ps test_adder_structure

סימולציית תזמון
כדי לבצע סימולציית תזמון:

1. אם לא עשית זאת, רשום בחזרה את העיצוב שלך וצור את שולחן הבדיקה שלך.
2. כדי לבצע הדמיית תזמון באמצעות סימולטור V-System או ModelSim, הרכיב את עיצוב ה-VHDL ושולחן הבדיקה שלך files, אם הם לא כבר הידור עבור סימולציה מבנית, ולהפעיל סימולציה. הפקודות הבאות מדגימות כיצד להרכיב עיצוב VHDL וספסל בדיקה files:
   vcom -just e -93 .vhd
   vcom -רק -93 .vhd
   vcom .vhd
   הערה: ביצוע השלבים הקודמים מרכיב תחילה את הישויות ולאחר מכן את הארכיטקטורות, כנדרש עבור רשימות VHDL שנכתבו על ידי כלים מסוימים.
3. הפעל את סימולציית ההערה האחורית באמצעות מידע התזמון ב-SDF file. סוג: vsim -sdf[max|typ|min] / = .sdf -c
   ה option מציינת את האזור (או הנתיב) למופע בעיצוב שבו מתחילה ההערה האחורית. אתה יכול להשתמש בו כדי לציין מופע FPGA מסוים בעיצוב מערכת גדול יותר או ספסל בדיקה שברצונך להוסיף הערות. למשלample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   באקס זהample, מוסיף הישות הודגם כמופע "uut" בספסל הבדיקה. צמד הישות-ארכיטקטורה שצוין על ידי התצורה בשם "test_adder_structural" בספסל הבדיקה ידמה באמצעות ההשהיות המקסימליות שצוינו ב-SDF file.
   אם העיצוב שלך מכיל ליבת PLL, השתמש ברזולוציה של 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   למשלample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

א – תמיכת מוצר

Microsemi SoC Products Group מגבה את מוצריה בשירותי תמיכה שונים, כולל שירות לקוחות, מרכז תמיכה טכנית ללקוחות, webאתר, דואר אלקטרוני ומשרדי מכירות ברחבי העולם.
נספח זה מכיל מידע אודות יצירת קשר עם Microsemi SoC Products Group ושימוש בשירותי תמיכה אלו.

שֵׁירוּת לָקוֹחוֹת
צור קשר עם שירות הלקוחות לתמיכה במוצר לא טכני, כגון תמחור מוצר, שדרוגי מוצר, עדכון מידע, סטטוס הזמנה והרשאה.
מצפון אמריקה, התקשר למספר 800.262.1060
משאר העולם, התקשר למספר 650.318.4460
פקס, מכל מקום בעולם, 408.643.6913

מרכז תמיכה טכנית ללקוחות
Microsemi SoC Products Group מאיישת את מרכז התמיכה הטכנית של הלקוחות שלה עם מהנדסים מיומנים שיכולים לעזור לענות על שאלות החומרה, התוכנה והעיצוב שלך לגבי מוצרי Microsemi SoC. מרכז התמיכה הטכנית של הלקוחות מקדיש זמן רב ליצירת הערות יישומים, תשובות לשאלות נפוצות במחזור העיצוב, תיעוד של בעיות ידועות ושאלות נפוצות שונות. אז לפני שתיצור איתנו קשר, אנא בקר במשאבים המקוונים שלנו. סביר מאוד שכבר ענינו על השאלות שלך.

תמיכה טכנית
בקר בתמיכת הלקוחות webאתר (www.microsemi.com/soc/support/search/default.aspx) למידע נוסף ותמיכה. תשובות רבות זמינות בחיפוש הניתן לחיפוש web המשאב כולל דיאגרמות, איורים וקישורים למשאבים אחרים ב- webאֲתַר.

Webאֲתַר
אתה יכול לעיין במגוון מידע טכני ולא טכני בדף הבית של SoC, בכתובת www.microsemi.com/soc.

יצירת קשר עם מרכז התמיכה הטכנית של הלקוחות
מהנדסים מיומנים מאוד מאיישים את מרכז התמיכה הטכנית. ניתן ליצור קשר עם מרכז התמיכה הטכנית בדוא"ל או דרך קבוצת מוצרי Microsemi SoC webאֲתַר.
אֶלֶקטרוֹנִי
אתה יכול להעביר את השאלות הטכניות שלך לכתובת הדוא"ל שלנו ולקבל תשובות בחזרה בדוא"ל, בפקס או בטלפון. כמו כן, אם יש לך בעיות עיצוב, אתה יכול לשלוח את העיצוב שלך בדוא"ל files לקבל סיוע.
אנו עוקבים כל הזמן אחר חשבון האימייל לאורך כל היום. בעת שליחת בקשתך אלינו, הקפד לכלול את שמך המלא, שם החברה ופרטי הקשר שלך לעיבוד יעיל של בקשתך.
כתובת הדוא"ל לתמיכה הטכנית היא soc_tech@microsemi.com.

המקרים שלי
לקוחות Microsemi SoC Products Group יכולים להגיש ולעקוב אחר מקרים טכניים באופן מקוון על ידי מעבר ל-My Cases.
מחוץ לארה"ב
לקוחות הזקוקים לסיוע מחוץ לאזור הזמן בארה"ב יכולים לפנות לתמיכה הטכנית באמצעות דואר אלקטרוני (soc_tech@microsemi.com) או פנה למשרד מכירות מקומי. ניתן למצוא את רישומי משרדי המכירות בכתובת www.microsemi.com/soc/company/contact/default.aspx.

תמיכה טכנית של ITAR
לתמיכה טכנית ב-RH ו-RT FPGAs המוסדרים על ידי תקנות התנועה הבינלאומית בנשק (ITAR), צור איתנו קשר באמצעות soc_tech_itar@microsemi.com. לחלופין, בתוך My Cases, בחר כן ברשימה הנפתחת ITAR. לרשימה מלאה של Microsemi FPGAs בפיקוח ITAR, בקר ב-ITAR web עַמוּד.

מטה התאגידים של Microsemi
One Enterprise, Aliso Viejo CA 92656 ארה"ב
בתוך ארה"ב: +1 949-380-6100
מכירות: +1 949-380-6136
פקס: 1+ 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) מציעה סל מקיף של פתרונות מוליכים למחצה עבור: תעופה וחלל, הגנה ואבטחה; ארגונים ותקשורת; ושוקי אנרגיה תעשייתיים וחלופיים. המוצרים כוללים ביצועים גבוהים, התקני RF אנלוגיים ו-RF בעלי ביצועים גבוהים, מעגלים משולבים של אותות ו-RF, SoCs הניתנים להתאמה אישית, FPGAs ותת-מערכות שלמות. מטה Microsemi נמצא ב-Aliso Viejo, קליפורניה. למידע נוסף בכתובת www.microsemi.com.

© 2012 Microsemi Corporation. כל הזכויות שמורות. Microsemi והלוגו של Microsemi הם סימנים מסחריים של Microsemi Corporation. כל שאר הסימנים המסחריים וסימני השירות הם רכושם של בעליהם בהתאמה.
5-57-9006-12/11.12

מסמכים / משאבים

Microchip VHDL VITAL SoC Design Suite גרסאות [pdfמדריך למשתמש גרסאות 2024.2 עד 12.0, גרסאות VHDL VITAL SoC Design Suite, VHDL VITAL, SoC Design Suite גרסאות, גרסאות סוויטות, גרסאות

הפניות

• מדריך למשתמש