VHDL VITAL™
Sprievodca simuláciou

Úvod

Táto príručka VHDL Vital Simulation Guide obsahuje informácie o používaní ModelSim na simuláciu návrhov pre zariadenia Microsemi SoC. Ďalšie informácie o používaní softvéru SoC nájdete v online pomoci.
Informácie o vykonávaní simulácie nájdete v dokumentácii dodanej so simulátorom.

Predpoklady dokumentu
Tento dokument predpokladá nasledovné:

1. Nainštalovali ste softvér Libero SoC. Tento dokument je určený pre softvér Libero SoC v10.0 a vyššie. Pre predchádzajúce verzie softvéru si pozrite Legacy VHDL Vital Simulation Guide.
2. Nainštalovali ste simulátor VHDL VITAL.
3. Poznáte pracovné stanice a operačné systémy UNIX alebo operačné prostredia PC a Windows.
4. Poznáte architektúru FPGA a softvér na návrh FPGA.

Dohovory o dokumentoch
Tento dokument používa nasledujúce premenné:

• Knižnice rodiny FPGA sú zobrazené ako . Podľa potreby nahraďte požadovanú premennú rodiny FPGA rodinou zariadení. Naprample: vcom -práca .vhd
• Kompilované knižnice VHDL sú zobrazené ako . Náhradník pre požadovanú premennú rodiny VHDL podľa potreby. Jazyk VHDL vyžaduje, aby názvy knižníc začínali znakom alfa.

Online pomoc
Softvér Microsemi SoC prichádza s online pomocníkom. Online pomocník špecifický pre každý softvérový nástroj je dostupný z ponuky Help.

Nastavenie

Táto kapitola obsahuje informácie o nastavení simulátora ModelSim na simuláciu návrhov Microsemi SoC.
Táto kapitola obsahuje softvérové ​​požiadavky, kroky popisujúce, ako zostaviť knižnice Microsemi SoC FPGA a ďalšie informácie o nastavení pre simulačný nástroj, ktorý používate.

Softvérové ​​požiadavky
Informácie v tejto príručke sa vzťahujú na softvér Microsemi Libero SoC v10.0 a novší a simulátory VHDL kompatibilné s IEEE1076.
Okrem toho táto príručka obsahuje informácie o používaní simulátorov ModelSim.
Konkrétne informácie o tom, ktoré verzie toto vydanie podporuje, nájdete v systéme technickej podpory na Microsemi web stránka (http://www.actel.com/custsup/search.html) a vyhľadajte kľúčové slovo tretia strana.

ModelSim
Keďže inštalačná cesta sa líši pre každého používateľa a každú inštaláciu, tento dokument používa $ALSDIR na označenie miesta, kde je softvér nainštalovaný. Ak ste používateľom Unixu, jednoducho vytvorte premennú prostredia s názvom ALSDIR a nastavte jej hodnotu na cestu inštalácie. Ak ste používateľom systému Windows, nahraďte $ALSDIR inštalačnou cestou v príkazoch.
Na zostavenie knižníc pre simulátory ModelSim použite nasledujúci postup. Do príkazového riadka UNIX zadajte príkazy UNIX. Do príkazového riadka okna ModelSim Transcript zadajte príkazy Windows.
Nasledujúce príkazy sú pre Windows. Aby príkazy fungovali pre UNIX, použite lomky namiesto spätných lomiek.

Tento postup skompiluje knižnicu Microsemi VITAL v adresári $ALSDIR\lib\vtl\95\mti. Aby knižnice VITAL fungovali správne, musíte skompilovať modely knižníc FPGA.
Poznámka: Ak sa už v adresári $ALSDIR\lib\vtl\95 nachádza adresár MTI, môžu byť prítomné kompilované knižnice a možno nebudete musieť vykonať nasledujúci postup.

1. Vytvorte knižnicu s názvom mti v adresári $ALSDIR\lib\vtl\95.
2. Vyvolajte simulátor ModelSim (iba Windows).
3. Prejdite do adresára $ALSDIR\lib\vtl\95\mti. Na výzvu zadajte nasledujúci príkaz: cd $ALSDIR\lib\vtl\95\mti
4. Vytvorte a rodinná knižnica. Na výzvu zadajte nasledujúci príkaz: vlib
5. Namapujte knižnicu VITAL na adresár. Na výzvu zadajte nasledujúci príkaz: vmap $ALSDIR\lib\vtl\95\mti\
6. Zostavte si svoje VITAL knižnice.
   vcom -práca ../ .vhd
   NapríkladampAk chcete skompilovať knižnicu 40MX pre váš simulátor, zadajte nasledujúci príkaz: vcom -work a40mx ../40mx.vhd
7. (Voliteľné) Kompilujte knižnicu migrácie. Tento krok vykonajte iba vtedy, ak potrebujete použiť knižnicu migrácie. Na výzvu zadajte nasledujúci príkaz: vcom -work ../ _mig.vhd

Dizajnový tok

Táto kapitola popisuje postup pri simulácii návrhov pomocou simulačného nástroja kompatibilného s VHDL VITAL.

VHDL VITAL Design Flow
Návrhový postup VHDL VITAL má štyri hlavné kroky:

1. Vytvoriť dizajn
2. Implementovať dizajn
3. Programovanie
4. Overenie systému

Nasledujúce časti podrobne opisujú tieto kroky.

Vytvoriť dizajn
Počas vytvárania/overovania návrhu sa návrh zachytáva v zdroji VHDL na úrovni RTL (behaviorálny) file.
Po zachytení návrhu môžete vykonať simuláciu správania VHDL file na overenie správnosti kódu VHDL. Kód sa potom syntetizuje do (štrukturálneho) netlistu VHDL na úrovni brány. Po syntéze môžete vykonať voliteľnú predbežnú štrukturálnu simuláciu návrhu. Nakoniec sa vygeneruje EDIF netlist pre použitie v Libero SoC a VHDL štruktúrny post-layout netlist sa vygeneruje na simuláciu časovania v simulátore kompatibilnom s VHDL VITAL.

Vstup zdroja VHDL
Zadajte zdroj návrhu VHDL pomocou textového editora alebo kontextovo citlivého editora HDL. Váš zdroj návrhu VHDL môže obsahovať konštrukcie na úrovni RTL, ako aj inštancie štrukturálnych prvkov, ako sú jadrá Libero SoC.

Behaviorálna simulácia
Pred syntézou vykonajte behaviorálnu simuláciu vášho návrhu. Simulácia správania overuje funkčnosť vášho kódu VHDL. Na simuláciu zvyčajne používate nulové oneskorenia a štandardnú skúšobnú stolicu VHDL. Informácie o vykonávaní funkčnej simulácie nájdete v dokumentácii dodanej so simulačným nástrojom.

Syntéza
Potom, čo ste vytvorili svoj behaviorálny zdroj návrhu VHDL, musíte ho syntetizovať. Syntéza transformuje behaviorálny VHDL file do sieťového zoznamu na úrovni brány a optimalizuje dizajn pre cieľovú technológiu. Dokumentácia priložená k vášmu nástroju na syntézu obsahuje informácie o vykonávaní syntézy návrhu.

Generovanie EDIF Netlist
Potom, čo ste vytvorili, syntetizovali a overili svoj návrh, softvér vygeneruje EDIF netlist pre miesto a trasu v Libero SoC.
Tento EDIF netlist sa tiež používa na generovanie štruktúrneho VHDL netlistu na použitie v štrukturálnej simulácii.

Generovanie štrukturálneho VHDL Netlist
Libero SoC generuje netlist VHDL na úrovni brány z vášho EDIF netlistu na použitie v štrukturálnej simulácii predbežného rozloženia po syntéze.
The file je k dispozícii v adresári /synthesis, ak chcete vykonať simuláciu manuálne.
Štrukturálna simulácia
Pred umiestnením a smerovaním vykonajte štrukturálnu simuláciu. Štrukturálna simulácia overí funkčnosť vášho štrukturálneho netlistu VHDL pred rozložením po syntéze. Používajú sa oneskorenia jednotiek zahrnuté v zostavených knižniciach Libero SoC VITAL. Informácie o vykonávaní štrukturálnej simulácie nájdete v dokumentácii priloženej k vášmu simulačnému nástroju.

Implementovať dizajn
Počas implementácie návrhu umiestnite a nasmerujete návrh pomocou Libero SoC. Okrem toho môžete vykonať analýzu načasovania. Po umiestnení a trase vykonajte simuláciu rozloženia (načasovania) príspevku pomocou simulátora kompatibilného s VHDL VITAL.
Programovanie
Naprogramujte zariadenie pomocou programovacieho softvéru a hardvéru od Microsemi SoC alebo podporovaného programovacieho systému tretej strany. Informácie o programovaní zariadenia Microsemi SoC nájdete v online pomoci programátora.
Overenie systému
Overenie systému na naprogramovanom zariadení môžete vykonať pomocou diagnostického nástroja Silicon Explorer.
Informácie o používaní aplikácie Silicon Explorer nájdete v Rýchly štart aplikácie Silicon Explorer.

Generovanie Netlistov

Táto kapitola popisuje postupy na generovanie EDIF a štruktúrnych VHDL netlistov.
Generovanie EDIF Netlistu
Po zachytení schémy alebo syntéze vášho návrhu vygenerujte EDIF netlist z vášho nástroja na zachytenie schémy alebo syntézu. Použite sieťový zoznam EDIF pre miesto a trasu. Informácie o generovaní netlistu EDIF nájdete v dokumentácii priloženej k vášmu nástroju na zachytávanie alebo syntézu schém.
Generovanie štrukturálneho VHDL Netlistu
Štrukturálny VHDL netlist files sa generujú automaticky ako súčasť vášho projektu Libero SoC.
Môžete nájsť svoj VHDL netlist files v adresári /synthesis vášho projektu Libero. Naprample, ak sa váš adresár projektu volá project1, potom váš netlist files sú v /projekt1/syntéza.
Niektoré rodiny vám ich umožňujú exportovať files manuálne na použitie v externých nástrojoch. Ak vaše zariadenie podporuje túto funkciu, môžete exportovať netlist filez Nástroje > Export > Netlist.

Simulácia s ModelSim

Táto kapitola popisuje kroky na vykonanie behaviorálnej, štrukturálnej a časovej simulácie pomocou simulátora ModelSim.
Uvedené postupy sú pre PC. Rovnaké postupy nastavenia fungujú podobne pre UNIX. Namiesto spätných lomiek použite lomky dopredu. Pre PC zadajte príkazy do okna MTI. Pre UNIX zadajte príkazy do okna UNIX.

Behaviorálna simulácia
Na vykonanie simulácie správania návrhu použite nasledujúci postup. Pozrite si dokumentáciu
súčasťou vášho simulačného nástroja, kde nájdete ďalšie informácie o vykonávaní simulácie správania.

1. Vyvolajte simulátor ModelSim. (iba PC)
2. Zmeňte adresár na adresár vášho projektu. Tento adresár musí obsahovať váš návrh VHDL files a testbench. Typ: cd
3. Mapa do knižnice. Ak sú nejaké jadrá vytvorené vo vašom zdroji VHDL, napíšte nasledujúci príkaz na ich mapovanie do skompilovanej knižnice VITAL: vmap $ALSDIR\lib\vtl\95\mti\
   Odkaz na rodinnú knižnicu vo vašom návrhu VHDL files, pridajte do svojho návrhu VHDL nasledujúce riadky files: knižnica ; použitie .komponenty.všetky;
4. Vytvorte „pracovný“ adresár. Typ: vlib work
5. Mapujte do adresára „work“. Zadajte nasledujúci príkaz: vmap work .\work
6. Vykonajte behaviorálnu simuláciu vášho návrhu. Ak chcete vykonať simuláciu správania pomocou simulátora VSystem alebo ModelSim, skompilujte svoj návrh a testovaciu plochu VHDL files a spustite simuláciu. V prípade hierarchických návrhov zostavte bloky návrhu nižšej úrovne pred blokmi návrhu vyššej úrovne.

Nasledujúce príkazy demonštrujú, ako zostaviť návrh VHDL a testovaciu plochu files:
vcom -93 .vhd
vcom -93 .vhd

Ak chcete simulovať dizajn, zadajte:
vsim
Napríkladample:
vsim test_adder_behave
Bude simulovaná dvojica entita-architektúra špecifikovaná konfiguráciou s názvom test_adder_behave v testovacej lavici. Ak váš návrh obsahuje jadro PLL, použite rozlíšenie 1ps:
vsim -t ps
Napríkladample:
vsim -t ps test_adder_behave

Štrukturálna simulácia
Na vykonanie štrukturálnej simulácie použite nasledujúci postup.

1. Vytvorte štrukturálny netlist VHDL. Ak používate Synopsys Design Compiler, vytvorte štrukturálny netlist VHDL pomocou tohto nástroja.
   Ak používate iné nástroje na syntézu, vygenerujte VHDL na úrovni brány z vášho EDIF netlistu pomocou file automaticky generované vo vašom projekte. Niektoré rodiny návrhov vám umožňujú generovať files priamo z ponuky Tools > Export > Netlist.
   Poznámka: Vygenerovaný VHDL používa std_logic pre všetky porty. Porty zbernice budú v rovnakom bitovom poradí, v akom sa zobrazujú v zozname netlistu EDIF.
2. Mapa do knižnice VITAL. Spustite nasledujúci príkaz na mapovanie skompilovanej knižnice VITAL.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Zostavte štrukturálny netlist. Zostavte svoj návrh VHDL a testovaciu plochu files. Nasledujúce príkazy demonštrujú, ako zostaviť návrh VHDL a testovaciu plochu files:
   vcom -len e -93 .vhd
   vcom -len -93 .vhd
   vcom .vhd
   Poznámka: Najprv aplikácia skompiluje entity. Potom skompiluje architektúry, ako je to potrebné pre netlisty VHDL napísané niektorými nástrojmi.
4. Spustite štrukturálnu simuláciu. Ak chcete simulovať svoj dizajn, zadajte: vsim
   Napríkladampsúbor: vsim test_adder_structure
   Bude simulovaná dvojica entity-architektúra špecifikovaná konfiguráciou s názvom test_adder_structure v testovacej ploche.
   Ak váš návrh obsahuje jadro PLL, použite rozlíšenie 1ps: vsim -t ps
   Napríkladample: vsim -t ps test_adder_structure

Simulácia časovania
Ak chcete vykonať simuláciu časovania:

1. Ak ste tak ešte neurobili, spätne označte svoj dizajn a vytvorte testovaciu plochu.
2. Ak chcete vykonať simuláciu časovania pomocou simulátora V-System alebo ModelSim, skompilujte svoj návrh a testovaciu plochu VHDL files, ak ešte neboli skompilované pre štrukturálnu simuláciu, a spustite simuláciu. Nasledujúce príkazy demonštrujú, ako zostaviť návrh VHDL a testovaciu plochu files:
   vcom -len e -93 .vhd
   vcom -len -93 .vhd
   vcom .vhd
   Poznámka: Vykonaním predchádzajúcich krokov sa najprv skompilujú entity a potom architektúry, ako sa to vyžaduje pre netlisty VHDL napísané niektorými nástrojmi.
3. Spustite simuláciu spätnej anotácie pomocou informácií o časovaní v SDF file. Typ: vsim -sdf[max|typ|min] / = .sdf -c
   The voľba určuje oblasť (alebo cestu) k inštancii v dizajne, kde začína spätná anotácia. Môžete ho použiť na zadanie konkrétnej inštancie FPGA vo väčšom návrhu systému alebo testovacej ploche, ktorú chcete anotovať. Naprample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   V tomto example, sčítačka entít bola vytvorená ako inštancia „uut“ v testovacej ploche. Dvojica entity-architektúra špecifikovaná konfiguráciou s názvom „test_adder_structural“ v testovacej lavici bude simulovaná s použitím maximálnych oneskorení špecifikovaných v SDF. file.
   Ak váš návrh obsahuje jadro PLL, použite rozlíšenie 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Napríkladample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Podpora produktu

Microsemi SoC Products Group podporuje svoje produkty rôznymi podpornými službami, vrátane služieb zákazníkom, Centra technickej podpory zákazníkov, a webstránky, elektronická pošta a celosvetové obchodné zastúpenia.
Táto príloha obsahuje informácie o kontaktovaní Microsemi SoC Products Group a používaní týchto služieb podpory.

Zákaznícky servis
Obráťte sa na zákaznícky servis pre netechnickú podporu produktov, ako sú ceny produktov, aktualizácie produktov, informácie o aktualizácii, stav objednávky a autorizácia.
Zo Severnej Ameriky zavolajte na číslo 800.262.1060
Zo zvyšku sveta volajte na číslo 650.318.4460
Fax, odkiaľkoľvek na svete, 408.643.6913 XNUMX XNUMX

Centrum technickej podpory zákazníkov
Microsemi SoC Products Group zamestnáva svoje zákaznícke centrum technickej podpory vysoko kvalifikovanými inžiniermi, ktorí vám môžu pomôcť zodpovedať vaše otázky týkajúce sa hardvéru, softvéru a dizajnu týkajúce sa produktov Microsemi SoC. Centrum technickej podpory zákazníkov trávi veľa času vytváraním poznámok k aplikácii, odpovedí na bežné otázky cyklu návrhu, dokumentácie známych problémov a rôznych často kladených otázok. Takže predtým, ako nás budete kontaktovať, navštívte naše online zdroje. Je veľmi pravdepodobné, že sme už odpovedali na vaše otázky.

Technická podpora
Navštívte zákaznícku podporu webstránka (www.microsemi.com/soc/support/search/default.aspx) pre viac informácií a podporu. Mnoho odpovedí dostupných na vyhľadávaní web zdroj obsahuje schémy, ilustrácie a odkazy na ďalšie zdroje na stránke webstránky.

Webstránky
Rôzne technické a netechnické informácie si môžete prezerať na domovskej stránke SoC na adrese www.microsemi.com/soc.

Kontaktovanie Centra technickej podpory zákazníkov
Stredisko technickej podpory tvoria vysoko kvalifikovaní inžinieri. Centrum technickej podpory je možné kontaktovať e-mailom alebo prostredníctvom skupiny produktov Microsemi SoC webstránky.
Email
Svoje technické otázky môžete oznámiť na našu e-mailovú adresu a odpovede dostať späť e-mailom, faxom alebo telefonicky. Ak máte problémy s dizajnom, môžete svoj návrh poslať e-mailom files na získanie pomoci.
E-mailový účet neustále monitorujeme počas dňa. Keď nám posielate svoju požiadavku, nezabudnite uviesť vaše celé meno, názov spoločnosti a vaše kontaktné údaje, aby bolo možné vašu žiadosť efektívne spracovať.
E-mailová adresa technickej podpory je soc_tech@microsemi.com.

Moje prípady
Zákazníci Microsemi SoC Products Group môžu odosielať a sledovať technické prípady online na stránke Moje prípady.
Mimo USA
Zákazníci, ktorí potrebujú pomoc mimo časových pásiem USA, môžu kontaktovať technickú podporu prostredníctvom e-mailu (soc_tech@microsemi.com) alebo kontaktujte miestne obchodné zastúpenie. Zoznam predajných kancelárií nájdete na www.microsemi.com/soc/company/contact/default.aspx.

Technická podpora ITAR
Ak potrebujete technickú podporu pre RH a RT FPGA, ktoré sú regulované medzinárodnými predpismi o obchodovaní so zbraňami (ITAR), kontaktujte nás prostredníctvom soc_tech_itar@microsemi.com. Prípadne v rámci Moje prípady vyberte Áno v rozbaľovacom zozname ITAR. Úplný zoznam mikrosemi FPGA regulovaných ITAR nájdete na stránke ITAR web stránku.

Sídlo spoločnosti Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
V rámci USA: +1 949-380-6100
Predaj: +1 949-380-6136
Fax: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) ponúka komplexné portfólio polovodičových riešení pre: letectvo, obranu a bezpečnosť; podnikanie a komunikácie; a trhy s priemyselnými a alternatívnymi energiami. Produkty zahŕňajú vysokovýkonné, vysoko spoľahlivé analógové a RF zariadenia, integrované obvody so zmiešaným signálom a RF, prispôsobiteľné SoC, FPGA a kompletné subsystémy. Microsemi má ústredie v Aliso Viejo v Kalifornii. Viac sa dozviete na www.microsemi.com.

© 2012 Microsemi Corporation. Všetky práva vyhradené. Microsemi a logo Microsemi sú ochranné známky spoločnosti Microsemi Corporation. Všetky ostatné ochranné známky a servisné známky sú majetkom ich príslušných vlastníkov.
5-57-9006-12/11.12

Dokumenty / zdroje

Verzie Microchip VHDL VITAL SoC Design Suite [pdf] Používateľská príručka Verzie 2024.2 až 12.0, verzie VHDL VITAL SoC Design Suite, VHDL VITAL, verzie SoC Design Suite, verzie balíka, verzie

Referencie

• Používateľská príručka