VHDL VITAL™
Керівництво з моделювання
вступ
Цей посібник з моделювання VHDL Vital містить інформацію про використання ModelSim для моделювання конструкцій пристроїв Microsemi SoC. Зверніться до онлайн-довідки для отримання додаткової інформації про використання програмного забезпечення SoC.
Зверніться до документації, що додається до вашого симулятора, щоб отримати інформацію про виконання симуляції.
Припущення документа
Цей документ передбачає наступне:
- Ви встановили програмне забезпечення Libero SoC. Цей документ призначений для програмного забезпечення Libero SoC версії 10.0 та вище. Інформацію про попередні версії програмного забезпечення див. Посібник з моделювання застарілих VHDL Vital.
- Ви встановили свій симулятор VHDL VITAL.
- Ви знайомі з робочими станціями та операційними системами UNIX або з ПК та операційними середовищами Windows.
- Ви знайомі з архітектурою FPGA та програмним забезпеченням для проектування FPGA.
Умовні позначення документів
У цьому документі використовуються такі змінні:
- Бібліотеки сімейств FPGA показані як За потреби замініть потрібну змінну сімейства FPGA на сімейство пристроїв. Наприкладample: vcom-робота .vhd
- Скомпільовані бібліотеки VHDL показано як Замінник для потрібної змінної сімейства VHDL. Мова VHDL вимагає, щоб назви бібліотек починалися з літери.
Онлайн довідка
Програмне забезпечення Microsemi SoC поставляється з онлайн-довідкою. Онлайн-довідка для кожного програмного засобу доступна в меню «Довідка».
Налаштування
Цей розділ містить інформацію про налаштування симулятора ModelSim для моделювання конструкцій Microsemi SoC.
Цей розділ містить вимоги до програмного забезпечення, кроки, що описують процес компіляції бібліотек Microsemi SoC FPGA, та іншу інформацію про налаштування засобу моделювання, який ви використовуєте.
Вимоги до програмного забезпечення
Інформація в цьому посібнику стосується програмного забезпечення Microsemi Libero SoC версії 10.0 та вище, а також симуляторів VHDL, сумісних з IEEE1076.
Крім того, цей посібник містить інформацію про використання симуляторів ModelSim.
Щоб отримати докладнішу інформацію про версії, що підтримуються цим випуском, зверніться до системи технічної підтримки Microsemi. web сайт (http://www.actel.com/custsup/search.html) та знайдіть ключове слово «третя сторона».
ModelSim
Оскільки шлях встановлення відрізняється для кожного користувача та кожної інсталяції, у цьому документі використовується $ALSDIR для позначення місця встановлення програмного забезпечення. Якщо ви користувач Unix, просто створіть змінну середовища з назвою ALSDIR та встановіть її значення на шлях встановлення. Якщо ви користувач Windows, замініть $ALSDIR шляхом встановлення в командах.
Використайте наступну процедуру для компіляції бібліотек для симуляторів ModelSim. Введіть команди UNIX у командному рядку UNIX. Введіть команди Windows у командному рядку вікна транскрипту ModelSim.
Наведені нижче команди призначені для Windows. Щоб команди працювали в UNIX, використовуйте прямі скісну риску замість зворотних скісну риск.
Ця процедура компілює бібліотеку Microsemi VITAL у каталозі $ALSDIR\lib\vtl\95\mti. Для належної роботи бібліотек VITAL необхідно скомпілювати моделі бібліотеки FPGA.
Примітка: Якщо в каталозі $ALSDIR\lib\vtl\95 вже є каталог MTI, там можуть бути присутні скомпільовані бібліотеки, і вам може не знадобитися виконувати наступну процедуру.
- Створіть бібліотеку під назвою mti в каталозі $ALSDIR\lib\vtl\95.
- Викличте симулятор ModelSim (лише для Windows).
- Перейдіть до каталогу $ALSDIR\lib\vtl\95\mti. Введіть таку команду в командному рядку: cd $ALSDIR\lib\vtl\95\mti
- Створити сімейна бібліотека. Введіть таку команду в командному рядку: vlib
- Зіставте бібліотеку VITAL з каталог. Введіть таку команду в командному рядку: vmap $ALSDIR\lib\vtl\95\mti\
- Скомпілюйте свої ВІТАЛЬНІ бібліотеки.
vcom - робота ../ .vhd
наприкладampЩоб скомпілювати бібліотеку 40MX для вашого симулятора, введіть таку команду: vcom -work a40mx ../40mx.vhd - (Необов'язково) Скомпілюйте бібліотеку міграції. Виконайте цей крок, лише якщо вам потрібно використовувати бібліотеку міграції. Введіть таку команду в командному рядку: vcom -work ../ _mig.vhd
Потік проектування
У цій главі описано послідовність проектування для моделювання проектів за допомогою інструменту моделювання, сумісного з VHDL VITAL.
VHDL VITAL Design Flow
Процес проектування VHDL VITAL складається з чотирьох основних кроків:
- Створення дизайну
- Впровадити дизайн
- Програмування
- Перевірка системи
У наступних розділах докладно описано ці кроки.
Створення дизайну
Під час створення/перевірки дизайну проект фіксується в джерелі VHDL (поведінкового) рівня RTL file.
Після захоплення проекту можна виконати поведінкове моделювання VHDL. file щоб перевірити правильність коду VHDL. Потім код синтезується в список з’єднань VHDL на рівні воріт (структурний). Після синтезу ви можете виконати необов’язкове структурне моделювання конструкції перед компонуванням. Нарешті, генерується список з’єднань EDIF для використання в Libero SoC, а структурний список з’єднань VHDL після макета генерується для симуляції синхронізації в симуляторі, сумісному з VHDL VITAL.
Вихідний запис VHDL
Введіть джерело проекту VHDL за допомогою текстового редактора або контекстно-залежного редактора HDL. Ваше джерело проекту VHDL може містити конструкції рівня RTL, а також екземпляри структурних елементів, таких як ядра Libero SoC.
Симуляція поведінки
Перед синтезом виконайте поведінкове моделювання вашого проекту. Поведінкове моделювання перевіряє функціональність вашого VHDL-коду. Зазвичай для керування моделюванням використовується нульова затримка та стандартний VHDL-тестовий стенд. Зверніться до документації, що додається до вашого засобу моделювання, щоб отримати інформацію про виконання функціонального моделювання.
Синтез
Після того, як ви створили вихідний код поведінкового VHDL, ви повинні його синтезувати. Синтез перетворює поведінковий VHDL file у список нетлів на рівні затвора та оптимізує проект для цільової технології. Документація, що додається до вашого інструменту синтезу, містить інформацію про виконання синтезу проекту.
Генерація списку мереж EDIF
Після того, як ви створили, синтезували та перевірили свій проект, програмне забезпечення генерує список неттопів EDIF для розміщення та маршрутизації в Libero SoC.
Цей нет-лист EDIF також використовується для створення структурного нет-листа VHDL для використання в структурному моделюванні.
Генерація структурного списку з'єднань VHDL
Libero SoC генерує список нетлів VHDL на рівні затвора з вашого списку нетлів EDIF для використання в моделюванні структур після синтезу та попередньої компонування.
The file доступний у каталозі /synthesis, якщо ви бажаєте виконати симуляцію вручну.
Структурне моделювання
Виконайте структурне моделювання перед розміщенням та трасуванням. Структурне моделювання перевіряє функціональність вашого пост-синтезного перед-розмічувального структурного VHDL-списку. Використовуються одиничні затримки, включені до скомпільованих бібліотек Libero SoC VITAL. Зверніться до документації, що додається до вашого засобу моделювання, для отримання інформації про виконання структурного моделювання.
Впровадити дизайн
Під час впровадження дизайну ви розміщуєте та прокладаєте дизайн за допомогою Libero SoC. Крім того, ви можете виконати аналіз часу. Після визначення місця та маршруту виконайте моделювання макета посту (часу) за допомогою симулятора, сумісного з VHDL VITAL.
Програмування
Запрограмуйте пристрій за допомогою програмного та апаратного забезпечення від Microsemi SoC або підтримуваної системи програмування стороннього виробника. Зверніться до онлайн-довідки програматора для отримання інформації про програмування пристрою Microsemi SoC.
Перевірка системи
Ви можете виконати перевірку системи на запрограмованому пристрої за допомогою діагностичного інструменту Silicon Explorer.
Зверніться до короткого посібника Silicon Explorer для отримання інформації про використання Silicon Explorer.
Генерація нетлистів
У цій главі описуються процедури генерації EDIF і структурних списків з’єднань VHDL.
Створення списку мереж EDIF
Після захоплення вашої схеми або синтезу вашого проекту створіть список з’єднань EDIF за допомогою інструменту захоплення або синтезу схеми. Використовуйте список мереж EDIF для визначення місця та маршруту. Зверніться до документації, що входить до інструменту захоплення або синтезу схеми, щоб отримати інформацію про створення списку з’єднань EDIF.
Створення структурного списку мереж VHDL
Структурний список мереж VHDL fileгенеруються автоматично як частина вашого проекту Libero SoC.
Ви можете знайти свій VHDL-нетліст files у каталозі /synthesis вашого проекту Libero. наприкладample, якщо каталог вашого проекту називається project1, то ваш список мереж fileзнаходяться в /project1/synthesis.
Деякі родини дозволяють експортувати їх files вручну для використання у зовнішніх інструментах. Якщо ваш пристрій підтримує цю функцію, ви можете експортувати список мереж files у меню Інструменти > Експорт > Список мереж.
Симуляція за допомогою ModelSim
У цьому розділі описано кроки для виконання поведінкового, структурного та часового моделювання за допомогою симулятора ModelSim.
Наведені процедури стосуються ПК. Такі ж процедури налаштування працюють і для UNIX. Використовуйте прямі скісну риску замість зворотних скісних риск. Для ПК вводьте команди у вікно MTI. Для UNIX вводьте команди у вікно UNIX.
Симуляція поведінки
Використайте наступну процедуру для виконання поведінкового моделювання проекту. Зверніться до документації.
додається до вашого засобу моделювання для отримання додаткової інформації про виконання поведінкового моделювання.
- Запустіть симулятор ModelSim. (Тільки для ПК)
- Змініть каталог до каталогу вашого проекту. Цей каталог повинен містити ваш VHDL-проект. files та тестовий стенд. Тип: cd
- Зіставлення з бібліотекою. Якщо у вашому вихідному коді VHDL створено екземпляри ядер, введіть таку команду, щоб зіставити їх зі скомпільованою бібліотекою VITAL: vmap $ALSDIR\lib\vtl\95\mti\
Щоб посилатися на бібліотеку сімейств у вашому VHDL-проекті files, додайте наступні рядки до свого проекту VHDL fileс: бібліотека використання .components.all; - Створіть каталог «робочий». Введіть: vlib work
- З’єднайте з каталогом «work». Введіть таку команду: vmap work .\work
- Виконайте поведінкове моделювання вашого проекту. Щоб виконати поведінкове моделювання за допомогою симулятора VSystem або ModelSim, скомпілюйте свій проект VHDL та тестовий стенд. files і запустіть моделювання. Для ієрархічних проектів скомпілюйте блоки проекту нижчого рівня перед блоками дизайну вищого рівня.
Наступні команди демонструють, як скомпілювати проект VHDL і тестовий стенд files:
vcom -93 .vhd
vcom -93 .vhd
Щоб імітувати дизайн, введіть:
всім
наприкладampле:
vsim test_adder_behave
Пара сутність-архітектура, визначена конфігурацією під назвою test_adder_behave у тестовому стенді, буде змодельована. Якщо ваша конструкція містить ядро PLL, використовуйте роздільну здатність 1 пс:
всім -т пс
наприкладampле:
vsim -t ps test_adder_behave
Структурне моделювання
Використайте наступну процедуру для виконання структурного моделювання.
- Згенеруйте структурний список нетлів VHDL. Якщо ви використовуєте компілятор Synopsys Design, згенеруйте структурний список нетлів VHDL за допомогою цього інструменту.
Якщо ви використовуєте інші інструменти синтезу, згенеруйте VHDL на рівні логічного елемента з вашого списку з’єднань EDIF за допомогою file генерується автоматично у вашому проекті. Деякі сімейства дизайнів дозволяють генерувати files безпосередньо з меню Інструменти > Експорт > Список мереж.
Примітка: Згенерований VHDL використовує std_logic для всіх портів. Порти шини будуть у тому ж порядку розрядності, що й у списку з’єднань EDIF. - Зіставлення з бібліотекою VITAL. Виконайте таку команду, щоб зіставити скомпільовану бібліотеку VITAL.
vmap $ALSDIR\lib\vtl\95\mti\ - Складіть структурний нет-лист. Складіть свій VHDL-проект та тестовий стенд fileс. Наступні команди демонструють, як скомпілювати проект VHDL і тестовий стенд files:
vcom -просто e -93 .vhd
vcom -просто -93 .vhd
vcom .vhd
Примітка: Спочатку програма компілює об'єкти. Потім вона компілює архітектури, як це вимагається для нетлистів VHDL, написаних деякими інструментами. - Запустіть структурне моделювання. Щоб змоделювати ваш проект, введіть: vsim
наприкладample: vsim test_adder_structure
Буде змодельовано пару "сутність-архітектура", визначену конфігурацією з назвою test_adder_structure у тестовому середовищі.
Якщо ваш проект містить ядро PLL, використовуйте роздільну здатність 1 пс: vsim -t ps
наприкладample: vsim -t ps test_adder_structure
Симуляція часу
Щоб виконати симуляцію синхронізації:
- Якщо ви цього не зробили, зробіть зворотну анотацію до свого проєкту та створіть тестовий стенд.
- Щоб виконати симуляцію синхронізації за допомогою симулятора V-System або ModelSim, скомпілюйте свій проект VHDL та тестовий стенд. files, якщо вони ще не були скомпільовані для структурного моделювання, і запустіть моделювання. Наступні команди демонструють, як скомпілювати проект VHDL і тестовий стенд files:
vcom -просто e -93 .vhd
vcom -просто -93 .vhd
vcom .vhd
Примітка. Виконання попередніх кроків спочатку компілює сутності, а потім архітектури, як це вимагається для списків з’єднань VHDL, написаних деякими інструментами. - Запустіть моделювання зворотної анотації, використовуючи інформацію про час у SDF file. Тип: vsim -sdf[макс|тип|мін] / = .sdf -c
The параметр визначає регіон (або шлях) до екземпляра в дизайні, де починається зворотна анотація. Ви можете використовувати його, щоб указати окремий екземпляр FPGA у більшій системі або тестовому стенді, який ви хочете анотувати. наприкладample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
У цьому ексample, екземпляр суматора сутностей було створено як екземпляр «uut» у тестовому стенді. Пара сутність-архітектура, визначена конфігурацією під назвою «test_adder_structural» у тестовому стенді, моделюватиметься з використанням максимальних затримок, указаних у SDF file.
Якщо ваш проект містить ядро PLL, використовуйте роздільну здатність 1 пс: vsim -t ps -sdf[max|typ|min] / = .sdf -c
наприкладample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
A – Підтримка продукту
Microsemi SoC Products Group підтримує свої продукти різними службами підтримки, включаючи службу підтримки клієнтів, центр технічної підтримки клієнтів, webсайту, електронною поштою та офісами продажів по всьому світу.
У цьому додатку міститься інформація про зв’язок із Microsemi SoC Products Group і використання цих служб підтримки.
Обслуговування клієнтів
Зверніться до служби підтримки клієнтів, щоб отримати нетехнічну підтримку продукту, як-от ціни на продукт, оновлення продукту, оновлення інформації, статус замовлення та авторизацію.
З Північної Америки телефонуйте за номером 800.262.1060
З іншого світу телефонуйте за номером 650.318.4460
Факс, з будь-якої точки світу, 408.643.6913
Центр технічної підтримки клієнтів
Група продуктів Microsemi SoC укомплектована своїм Центром технічної підтримки клієнтів висококваліфікованими інженерами, які можуть допомогти відповісти на ваші запитання щодо апаратного забезпечення, програмного забезпечення та проектування продуктів Microsemi SoC. Центр технічної підтримки клієнтів витрачає багато часу на створення нотаток до застосування, відповідей на поширені запитання щодо циклу проектування, документації щодо відомих проблем та різноманітних поширених запитань. Тому, перш ніж звертатися до нас, будь ласка, відвідайте наші онлайн-ресурси. Цілком ймовірно, що ми вже відповіли на ваші запитання.
Технічна підтримка
Відвідайте службу підтримки клієнтів webсайт (www.microsemi.com/soc/support/search/default.aspx) для отримання додаткової інформації та підтримки. Багато відповідей доступні в пошуковій системі web містить діаграми, ілюстрації та посилання на інші ресурси на webсайт.
Webсайт
Ви можете переглянути різноманітну технічну та нетехнічну інформацію на домашній сторінці SoC за адресою www.microsemi.com/soc.
Звернення до Центру технічної підтримки клієнтів
У Центрі технічної підтримки працюють висококваліфіковані інженери. З Центром технічної підтримки можна зв’язатися електронною поштою або через групу продуктів Microsemi SoC webсайт.
Електронна пошта
Ви можете надіслати свої технічні запитання на нашу електронну адресу та отримати відповіді електронною поштою, факсом або телефоном. Крім того, якщо у вас є проблеми з дизайном, ви можете надіслати свій дизайн електронною поштою files отримати допомогу.
Ми постійно контролюємо обліковий запис електронної пошти протягом дня. Надсилаючи нам запит, обов’язково вкажіть своє повне ім’я, назву компанії та контактну інформацію для ефективної обробки вашого запиту.
Електронна адреса технічної підтримки soc_tech@microsemi.com.
Мої кейси
Клієнти Microsemi SoC Products Group можуть надсилати та відстежувати технічні справи онлайн, перейшовши на сторінку «Мої справи».
За межами США
Клієнти, яким потрібна допомога поза часовими поясами США, можуть зв’язатися з технічною підтримкою електронною поштою (soc_tech@microsemi.com) або зверніться до місцевого офісу продажу. Списки офісів продажу можна знайти за адресою www.microsemi.com/soc/company/contact/default.aspx.
Технічна підтримка ITAR
Щоб отримати технічну підтримку щодо RH і RT FPGA, які регулюються Міжнародними правилами торгівлі зброєю (ITAR), зв’яжіться з нами через soc_tech_itar@microsemi.com. Крім того, у розділі Мої випадки виберіть Так у розкривному списку ITAR. Щоб отримати повний список FPGA Microsemi, регульованих ITAR, відвідайте ITAR web сторінки.
Штаб-квартира компанії Microsemi
One Enterprise, Aliso Viejo CA 92656 США
У межах США: +1 949-380-6100
Продажі: +1 949-380-6136
Факс: +1 949-215-4996
Microsemi Corporation (NASDAQ: MSCC) пропонує широкий асортимент напівпровідникових рішень для: аерокосмічної галузі, оборони та безпеки; підприємства та зв'язку; ринки промислової та альтернативної енергії. Продукти включають високоефективні, високонадійні аналогові та радіочастотні пристрої, інтегральні схеми зі змішаними сигналами та радіочастотами, настроювані SoC, FPGA та повні підсистеми. Штаб-квартира Microsemi розташована в Алісо-В’єхо, штат Каліфорнія. Дізнайтеся більше за адресою www.microsemi.com.
© 2012 Microsemi Corporation. Всі права захищені. Microsemi та логотип Microsemi є товарними знаками Microsemi Corporation. Усі інші торгові марки та знаки обслуговування є власністю відповідних власників.
5-57-9006-12/11.12
Документи / Ресурси
 |
Microchip VHDL VITAL SoC Design Suite версії [pdfПосібник користувача Версії від 2024.2 до 12.0, VHDL VITAL SoC Design Suite Versions, VHDL VITAL, SoC Design Suite Versions, Suite Versions, Versions |