VHDL VITAL™
Guia de Simulação

Introdução

Este Guia de Simulação Vital VHDL contém informações sobre o uso do ModelSim para simular projetos para dispositivos Microsemi SoC. Consulte a ajuda on-line para obter informações adicionais sobre o uso do software SoC.
Consulte a documentação incluída no seu simulador para obter informações sobre como executar a simulação.

Suposições do documento
Este documento pressupõe o seguinte:

1. Você instalou o software Libero SoC. Este documento é para o software Libero SoC v10.0 e superior. Para versões anteriores do software, consulte o Guia de simulação vital de VHDL legado.
2. Você instalou seu simulador VHDL VITAL.
3. Você está familiarizado com estações de trabalho e sistemas operacionais UNIX ou com PCs e ambientes operacionais Windows.
4. Você está familiarizado com a arquitetura FPGA e o software de design FPGA.

Convenções de documentos
Este documento usa as seguintes variáveis:

• As bibliotecas da família FPGA são mostradas como . Substitua a variável da família FPGA desejada pela família do dispositivo, conforme necessário. Por exemploample: vcom -trabalho .vhd
• As bibliotecas VHDL compiladas são mostradas como . Substituto para a variável de família VHDL desejada, conforme necessário. A linguagem VHDL requer que os nomes de bibliotecas comecem com um caractere alfa.

Ajuda on-line
O software Microsemi SoC vem com ajuda online. Ajuda online específica para cada ferramenta de software está disponível no menu Help.

Configurar

Este capítulo contém informações sobre como configurar o simulador ModelSim para simular projetos de SoC Microsemi.
Este capítulo inclui requisitos de software, etapas que descrevem como compilar bibliotecas Microsemi SoC FPGA e outras informações de configuração para a ferramenta de simulação que você usa.

Requisitos de software
As informações neste guia se aplicam ao software Microsemi Libero SoC v10.0 e superior e aos simuladores VHDL compatíveis com IEEE1076.
Além disso, este guia contém informações sobre o uso de simuladores ModelSim.
Para obter informações específicas sobre quais versões esta versão suporta, acesse o sistema de suporte técnico no site da Microsemi web local (http://www.actel.com/custsup/search.html) e pesquise a palavra-chave terceiros.

ModeloSim
Como o caminho de instalação varia para cada usuário e cada instalação, este documento usa $ALSDIR para indicar o local onde o software está instalado. Se você for um usuário Unix, basta criar uma variável de ambiente chamada ALSDIR e definir seu valor para o caminho de instalação. Se você for um usuário Windows, substitua $ALSDIR pelo caminho de instalação nos comandos.
Use o procedimento a seguir para compilar bibliotecas para os simuladores do ModelSim. Digite comandos do UNIX no prompt do UNIX. Digite comandos do Windows na linha de comando da janela ModelSim Transcript.
Os comandos abaixo são para Windows. Para fazer os comandos funcionarem para UNIX, use barras normais em vez de barras invertidas.

Este procedimento compila uma biblioteca Microsemi VITAL no diretório $ALSDIR\lib\vtl\95\mti. Você deve compilar os modelos de biblioteca FPGA para que as bibliotecas VITAL funcionem corretamente.
Observação: Se já houver um diretório MTI no diretório $ALSDIR\lib\vtl\95, bibliotecas compiladas podem estar presentes e talvez você não precise executar o procedimento a seguir.

1. Crie uma biblioteca chamada mti no diretório $ALSDIR\lib\vtl\95.
2. Chame o simulador ModelSim (somente Windows).
3. Mude para o diretório $ALSDIR\lib\vtl\95\mti. Insira o seguinte comando no prompt: cd $ALSDIR\lib\vtl\95\mti
4. Criar um biblioteca familiar. Digite o seguinte comando no prompt: vlib
5. Mapeie a biblioteca VITAL para o diretório. Digite o seguinte comando no prompt: vmap $ALSDIR\lib\vtl\95\mti\
6. Compile suas bibliotecas VITAL.
   vcom -trabalho ../ .vhd
   Por exemploample, para compilar a biblioteca 40MX para seu simulador, digite o seguinte comando: vcom -work a40mx ../40mx.vhd
7. (Opcional) Compile a biblioteca de migração. Execute esta etapa somente se precisar usar a biblioteca de migração. Digite o seguinte comando no prompt: vcom -work ../ _mig.vhd

Fluxo de projeto

Este capítulo descreve o fluxo de projeto para simulação de projetos com uma ferramenta de simulação compatível com VHDL VITAL.

Fluxo de projeto VHDL VITAL
O fluxo de projeto do VHDL VITAL tem quatro etapas principais:

1. Criar Design
2. Projeto de Implementação
3. Programação
4. Verificação do sistema

As seções a seguir detalham essas etapas.

Criar Design
Durante a criação/verificação do design, um design é capturado em uma fonte VHDL de nível RTL (comportamental) file.
Após capturar o design, você pode executar uma simulação comportamental do VHDL file para verificar se o código VHDL está correto. O código é então sintetizado em uma netlist VHDL (estrutural) de nível de porta. Após a síntese, você pode executar uma simulação estrutural pré-layout opcional do design. Finalmente, uma netlist EDIF é gerada para uso no Libero SoC e uma netlist pós-layout estrutural VHDL é gerada para simulação de tempo em um simulador compatível com VHDL VITAL.

Entrada de fonte VHDL
Insira sua fonte de design VHDL usando um editor de texto ou um editor HDL sensível ao contexto. Sua fonte de design VHDL pode conter construções de nível RTL, bem como instanciações de elementos estruturais, como núcleos Libero SoC.

Simulação Comportamental
Execute uma simulação comportamental do seu design antes da síntese. A simulação comportamental verifica a funcionalidade do seu código VHDL. Normalmente, você usa zero delays e um banco de testes VHDL padrão para conduzir a simulação. Consulte a documentação incluída com sua ferramenta de simulação para obter informações sobre como executar a simulação funcional.

Síntese
Depois de criar sua fonte de design VHDL comportamental, você deve sintetizá-la. A síntese transforma o VHDL comportamental file em uma netlist de nível de gate e otimiza o design para uma tecnologia de destino. A documentação incluída com sua ferramenta de síntese contém informações sobre como executar a síntese de design.

Geração de Netlist EDIF
Depois de criar, sintetizar e verificar seu design, o software gera uma netlist EDIF para posicionamento e rota no Libero SoC.
Esta netlist EDIF também é usada para gerar uma netlist VHDL estrutural para uso em simulação estrutural.

Geração de Netlist VHDL Estrutural
O Libero SoC gera uma netlist VHDL de nível de porta a partir da sua netlist EDIF para uso na simulação estrutural de pré-layout pós-síntese.
O file está disponível no diretório /synthesis caso você queira executar a simulação manualmente.
Simulação Estrutural
Execute uma simulação estrutural antes de posicionar e rotear. A simulação estrutural verifica a funcionalidade da sua netlist VHDL estrutural de pré-layout pós-síntese. Atrasos de unidade incluídos nas bibliotecas Libero SoC VITAL compiladas são usados. Consulte a documentação incluída com sua ferramenta de simulação para obter informações sobre como executar a simulação estrutural.

Projeto de Implementação
Durante a implementação do design, você posiciona e roteia um design usando o Libero SoC. Além disso, você pode executar análise de tempo. Após posicionar e rotear, execute simulação de layout de post (tempo) com um simulador compatível com VHDL VITAL.
Programação
Programe um dispositivo com software e hardware de programação da Microsemi SoC ou de um sistema de programação de terceiros suportado. Consulte a ajuda on-line do programador para obter informações sobre a programação de um dispositivo Microsemi SoC.
Verificação do sistema
Você pode executar a verificação do sistema em um dispositivo programado usando a ferramenta de diagnóstico Silicon Explorer.
Consulte o Início rápido do Silicon Explorer para obter informações sobre como usar o Silicon Explorer.

Gerando Netlists

Este capítulo descreve os procedimentos para gerar netlists EDIF e VHDL estruturais.
Gerando uma Netlist EDIF
Após capturar seu esquema ou sintetizar seu design, gere uma netlist EDIF a partir de sua ferramenta de captura ou síntese de esquemas. Use a netlist EDIF para posicionamento e rota. Consulte a documentação incluída com sua ferramenta de captura ou síntese de esquemas para obter informações sobre como gerar uma netlist EDIF.
Gerando uma Netlist VHDL Estrutural
Netlist VHDL estrutural files são gerados automaticamente como parte do seu projeto Libero SoC.
Você pode encontrar sua netlist VHDL files no diretório /synthesis do seu projeto Libero. Por exemploample, se o diretório do seu projeto for chamado project1, então sua netlist files estão em /project1/synthesis.
Algumas famílias permitem que você exporte estes files manualmente para uso em ferramentas externas. Se o seu dispositivo suportar esse recurso, você pode exportar netlist files de Ferramentas > Exportar > Netlist.

Simulação com ModelSim

Este capítulo descreve as etapas para executar simulações comportamentais, estruturais e temporais usando o simulador ModelSim.
Os procedimentos mostrados são para PC. Os mesmos procedimentos de configuração funcionam de forma semelhante para UNIX. Use barras normais no lugar de barras invertidas. Para PC, digite comandos na janela MTI. Para UNIX, digite comandos em uma janela UNIX.

Simulação Comportamental
Use o procedimento a seguir para executar uma simulação comportamental de um design. Consulte a documentação
incluído com sua ferramenta de simulação para obter informações adicionais sobre como realizar simulação comportamental.

1. Invoque seu simulador ModelSim. (Somente PC)
2. Mude o diretório para o diretório do seu projeto. Este diretório deve incluir seu design VHDL files e testbench. Tipo: cd
3. Mapear para a Biblioteca. Se algum núcleo for instanciado na sua fonte VHDL, digite o seguinte comando para mapeá-lo para a biblioteca VITAL compilada: vmap $ALSDIR\lib\vtl\95\mti\
   Para fazer referência à biblioteca da família em seu design VHDL files, adicione as seguintes linhas ao seu design VHDL files: biblioteca ; usar .componentes.todos;
4. Crie um diretório “work”. Digite: vlib work
5. Mapear para o diretório “work”. Digite o seguinte comando: vmap work .\work
6. Execute uma simulação comportamental do seu design. Para executar uma simulação comportamental usando seu simulador VSystem ou ModelSim, compile seu design VHDL e testbench files e execute uma simulação. Para designs hierárquicos, compile os blocos de design de nível inferior antes dos blocos de design de nível superior.

Os comandos a seguir demonstram como compilar o projeto VHDL e o testbench files:
vcom-93 .vhd
vcom-93 .vhd

Para simular o design, digite:
vsim
Por exemploampem:
vsim teste_adder_comportamento
O par entidade-arquitetura especificado pela configuração chamada test_adder_behave no testbench será simulado. Se seu design contiver um núcleo PLL, use uma resolução de 1ps:
vsim -t ps
Por exemploampem:
vsim -t ps teste_adder_comportamento

Simulação Estrutural
Use o procedimento a seguir para realizar a simulação estrutural.

1. Gere uma netlist VHDL estrutural. Se estiver usando o Synopsys Design Compiler, gere uma netlist VHDL estrutural usando esta ferramenta.
   Se você estiver usando outras ferramentas de síntese, gere um VHDL de nível de porta a partir da sua netlist EDIF usando o file gerado automaticamente em seu projeto. Algumas famílias de design permitem que você gere o files diretamente do menu Ferramentas > Exportar > Netlist.
   Observação: O VHDL gerado usa std_logic para todas as portas. As portas de barramento estarão na mesma ordem de bits que aparecem na netlist EDIF.
2. Mapear para a biblioteca VITAL. Execute o comando a seguir para mapear a biblioteca VITAL compilada.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Compile a netlist estrutural. Compile seu projeto VHDL e testbench files. Os comandos a seguir demonstram como compilar o projeto VHDL e o testbench files:
   vcom -just e -93 .vhd
   vcom -apenas um -93 .vhd
   vccom .vhd
   Observação: Primeiro, o aplicativo compila as entidades. Então, ele compila as arquiteturas, conforme necessário para netlists VHDL escritas por algumas ferramentas.
4. Execute a simulação estrutural. Para simular seu projeto, digite: vsim
   Por exemploample: vsim test_adder_structure
   O par entidade-arquitetura especificado pela configuração chamada test_adder_structure no testbench será simulado.
   Se o seu projeto contiver um núcleo PLL, use uma resolução de 1ps: vsim -t ps
   Por exemploample: vsim -t ps estrutura_do_adder_de_teste

Simulação de tempo
Para executar a simulação de tempo:

1. Caso ainda não tenha feito isso, faça anotações retroativas no seu design e crie seu banco de testes.
2. Para executar uma simulação de tempo usando seu simulador V-System ou ModelSim, compile seu projeto VHDL e testbench files, se eles ainda não foram compilados para uma simulação estrutural, e executar uma simulação. Os comandos a seguir demonstram como compilar o projeto VHDL e o testbench files:
   vcom -just e -93 .vhd
   vcom -apenas um -93 .vhd
   vccom .vhd
   Observação: a execução das etapas anteriores compila primeiro as entidades e depois as arquiteturas, conforme exigido para netlists VHDL escritas por algumas ferramentas.
3. Execute a simulação de retroanotação usando as informações de tempo no SDF file. Tipo: vsim -sdf[max|typ|min] / = .sdf -c
   O opção especifica a região (ou caminho) para uma instância em um design onde a anotação de retorno começa. Você pode usá-la para especificar uma instância FPGA específica em um design de sistema maior ou testbench que você deseja anotar de volta. Por ex.ample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   Neste example, o adicionador de entidade foi instanciado como instância “uut” no testbench. O par entidade-arquitetura especificado pela configuração denominada “test_adder_structural” no testbench será simulado usando os atrasos máximos especificados no SDF file.
   Se o seu projeto contiver um núcleo PLL, use uma resolução de 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Por exemploample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Suporte ao Produto

O Microsemi SoC Products Group apóia seus produtos com vários serviços de suporte, incluindo Atendimento ao Cliente, Centro de Suporte Técnico ao Cliente, um website, correio eletrônico e escritórios de vendas em todo o mundo.
Este apêndice contém informações sobre como entrar em contato com o Microsemi SoC Products Group e como usar esses serviços de suporte.

Atendimento ao Cliente
Entre em contato com o Atendimento ao cliente para obter suporte não técnico ao produto, como preços de produtos, atualizações de produtos, informações de atualização, status do pedido e autorização.
Da América do Norte, ligue para 800.262.1060
Do resto do mundo, ligue para 650.318.4460
Fax, de qualquer lugar do mundo, 408.643.6913

Centro de Suporte Técnico ao Cliente
O Microsemi SoC Products Group conta com engenheiros altamente qualificados em seu Customer Technical Support Center que podem ajudar a responder suas perguntas sobre hardware, software e design sobre os Microsemi SoC Products. O Customer Technical Support Center gasta muito tempo criando notas de aplicação, respostas a perguntas comuns sobre o ciclo de design, documentação de problemas conhecidos e várias perguntas frequentes. Portanto, antes de entrar em contato conosco, visite nossos recursos on-line. É bem provável que já tenhamos respondido suas perguntas.

Suporte Técnico
Visite o Apoio ao Cliente weblocal (www.microsemi.com/soc/support/search/default.aspx) para obter mais informações e suporte. Muitas respostas disponíveis no pesquisável web recursos incluem diagramas, ilustrações e links para outros recursos no website.

Website
Você pode navegar por uma variedade de informações técnicas e não técnicas na página inicial do SoC, em www.microsemi.com/soc.

Entrando em contato com o Centro de Suporte Técnico ao Cliente
Engenheiros altamente qualificados trabalham no Centro de Suporte Técnico. O Centro de Suporte Técnico pode ser contatado por e-mail ou através do Microsemi SoC Products Group website.
E-mail
Você pode enviar suas perguntas técnicas para nosso endereço de e-mail e receber respostas por e-mail, fax ou telefone. Além disso, se você tiver problemas de design, pode enviar seu design por e-mail files para receber assistência.
Monitoramos constantemente a conta de e-mail ao longo do dia. Ao nos enviar sua solicitação, certifique-se de incluir seu nome completo, nome da empresa e suas informações de contato para um processamento eficiente de sua solicitação.
O endereço de e-mail do suporte técnico é soc_tech@microsemi.com.

Meus Casos
Os clientes do Microsemi SoC Products Group podem enviar e rastrear casos técnicos on-line acessando Meus casos.
Fora dos EUA
Os clientes que precisam de assistência fora dos fusos horários dos EUA podem entrar em contato com o suporte técnico por e-mail (soc_tech@microsemi.com) ou entre em contato com um escritório de vendas local. Listas de escritórios de vendas podem ser encontradas em www.microsemi.com/soc/company/contact/default.aspx.

Suporte Técnico ITAR
Para suporte técnico em RH e RT FPGAs que são regulamentados pelo International Traffic in Arms Regulations (ITAR), entre em contato conosco via soc_tech_itar@microsemi.com. Como alternativa, em Meus casos, selecione Sim na lista suspensa ITAR. Para obter uma lista completa de Microsemi FPGAs regulamentados pelo ITAR, visite o ITAR web página.

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Documentos / Recursos

Versões do Microchip VHDL VITAL SoC Design Suite [pdf] Guia do Usuário Versões 2024.2 a 12.0, Versões do VHDL VITAL SoC Design Suite, VHDL VITAL, Versões do SoC Design Suite, Versões do Suite, Versões

Referências

• Manual do usuário