VHDL VITAL™
Guide de simulation
Introduction
Ce guide de simulation vitale VHDL contient des informations sur l'utilisation de ModelSim pour simuler des conceptions de composants SoC Microsemi. Consultez l'aide en ligne pour plus d'informations sur l'utilisation du logiciel SoC.
Reportez-vous à la documentation fournie avec votre simulateur pour obtenir des informations sur la réalisation de la simulation.
Hypothèses du document
Ce document suppose ce qui suit :
- Vous avez installé le logiciel Libero SoC. Ce document concerne les versions 10.0 et supérieures du logiciel Libero SoC. Pour les versions antérieures, consultez le Guide de simulation vitale VHDL hérité.
- Vous avez installé votre simulateur VHDL VITAL.
- Vous connaissez les postes de travail et les systèmes d’exploitation UNIX ou les PC et les environnements d’exploitation Windows.
- Vous connaissez l’architecture FPGA et les logiciels de conception FPGA.
Conventions relatives aux documents
Ce document utilise les variables suivantes :
- Les bibliothèques de la famille FPGA sont présentées comme Remplacez la variable de famille FPGA souhaitée par la famille de périphériques, si nécessaire. Par exempleample: vcom -work .vhd
- Les bibliothèques VHDL compilées sont affichées comme suit . Remplaçant pour la variable de famille VHDL souhaitée, selon les besoins. Le langage VHDL exige que les noms de bibliothèques commencent par un caractère alphabétique.
Aide en ligne
Le logiciel Microsemi SoC est fourni avec une aide en ligne. L'aide en ligne spécifique à chaque outil logiciel est disponible dans le menu Aide.
Installation
Ce chapitre contient des informations sur la configuration du simulateur ModelSim pour simuler les conceptions SoC Microsemi.
Ce chapitre comprend les exigences logicielles, les étapes décrivant comment compiler les bibliothèques FPGA Microsemi SoC et d'autres informations de configuration pour l'outil de simulation que vous utilisez.
Configuration logicielle requise
Les informations contenues dans ce guide s'appliquent au logiciel Microsemi Libero SoC v10.0 et supérieur et aux simulateurs VHDL compatibles IEEE1076.
De plus, ce guide contient des informations sur l'utilisation des simulateurs ModelSim.
Pour obtenir des informations spécifiques sur les versions prises en charge par cette version, accédez au système de support technique sur le site Microsemi. web site (http://www.actel.com/custsup/search.html) et recherchez le mot-clé tiers.
Modèle Sim
Le chemin d'installation variant selon l'utilisateur et l'installation, ce document utilise $ALSDIR pour indiquer l'emplacement d'installation du logiciel. Si vous utilisez Unix, créez simplement une variable d'environnement appelée ALSDIR et définissez sa valeur sur le chemin d'installation. Si vous utilisez Windows, remplacez $ALSDIR par le chemin d'installation dans les commandes.
Utilisez la procédure suivante pour compiler les bibliothèques des simulateurs ModelSim. Saisissez les commandes UNIX à l'invite UNIX. Saisissez les commandes Windows dans la fenêtre de transcription ModelSim.
Les commandes ci-dessous sont destinées à Windows. Pour qu'elles fonctionnent sous UNIX, utilisez des barres obliques plutôt que des barres obliques inverses.
Cette procédure compile une bibliothèque Microsemi VITAL dans le répertoire $ALSDIR\lib\vtl\95\mti. Vous devez compiler les modèles de la bibliothèque FPGA pour que les bibliothèques VITAL fonctionnent correctement.
Note: S'il existe déjà un répertoire MTI dans le répertoire $ALSDIR\lib\vtl\95, des bibliothèques compilées peuvent être présentes et vous n'aurez peut-être pas besoin d'effectuer la procédure suivante.
- Créez une bibliothèque appelée mti dans le répertoire $ALSDIR\lib\vtl\95.
- Appelez le simulateur ModelSim (Windows uniquement).
- Accédez au répertoire $ALSDIR\lib\vtl\95\mti. Saisissez la commande suivante à l'invite : cd $ALSDIR\lib\vtl\95\mti
- Créer un Bibliothèque familiale. Saisissez la commande suivante à l'invite : vlib
- Associez la bibliothèque VITAL à la répertoire. Saisissez la commande suivante à l'invite : vmap $ALSDIR\lib\vtl\95\mti\
- Compilez vos bibliothèques VITAL.
vcom-travail ../ .vhd
Par exempleample, pour compiler la bibliothèque 40MX pour votre simulateur, tapez la commande suivante : vcom -work a40mx ../40mx.vhd - (Facultatif) Compilez la bibliothèque de migration. N'effectuez cette étape que si vous devez l'utiliser. Saisissez la commande suivante à l'invite : vcom -work ../ _mig.vhd
Flux de conception
Ce chapitre décrit le flux de conception pour la simulation de conceptions avec un outil de simulation compatible VHDL VITAL.
Flux de conception VHDL VITAL
Le flux de conception VHDL VITAL comporte quatre étapes principales :
- Créer un design
- Conception de l'outil
- Programmation
- Vérification du système
Les sections suivantes détaillent ces étapes.
Créer un design
Lors de la création/vérification de la conception, une conception est capturée dans une source VHDL de niveau RTL (comportementale) file.
Après avoir capturé la conception, vous pouvez effectuer une simulation comportementale du VHDL file Pour vérifier l'exactitude du code VHDL, celui-ci est ensuite synthétisé en une liste d'interconnexions VHDL structurelle (niveau porte). Après la synthèse, une simulation structurelle pré-implantation de la conception est possible. Enfin, une liste d'interconnexions EDIF est générée pour être utilisée dans Libero SoC, et une liste d'interconnexions structurelle post-implantation VHDL est générée pour la simulation temporelle dans un simulateur VHDL compatible VITAL.
Entrée source VHDL
Saisissez votre source de conception VHDL à l'aide d'un éditeur de texte ou d'un éditeur HDL contextuel. Votre source de conception VHDL peut contenir des constructions de niveau RTL, ainsi que des instanciations d'éléments structurels, tels que des cœurs de SoC Libero.
Simulation comportementale
Effectuez une simulation comportementale de votre conception avant la synthèse. La simulation comportementale vérifie la fonctionnalité de votre code VHDL. En général, la simulation est pilotée par un banc d'essai VHDL standard et sans délai. Consultez la documentation fournie avec votre outil de simulation pour plus d'informations sur la simulation fonctionnelle.
Synthèse
Après avoir créé votre source de conception VHDL comportementale, vous devez la synthétiser. La synthèse transforme le VHDL comportemental. file dans une liste d'interconnexions au niveau de la porte et optimise la conception pour une technologie cible. La documentation fournie avec votre outil de synthèse contient des informations sur la réalisation de la synthèse de conception.
Génération de listes d'interconnexions EDIF
Une fois que vous avez créé, synthétisé et vérifié votre conception, le logiciel génère une liste de réseaux EDIF pour le placement et le routage dans Libero SoC.
Cette netlist EDIF est également utilisée pour générer une netlist VHDL structurelle à utiliser dans la simulation structurelle.
Génération de listes d'interconnexions VHDL structurelles
Libero SoC génère une liste de réseaux VHDL au niveau de la porte à partir de votre liste de réseaux EDIF pour une utilisation dans la simulation structurelle de pré-implantation post-synthèse.
Le file est disponible dans le répertoire /synthesis si vous souhaitez effectuer une simulation manuellement.
Simulation structurelle
Effectuez une simulation structurelle avant le placement et le routage. La simulation structurelle vérifie la fonctionnalité de votre liste d'interconnexions VHDL structurelle post-synthèse et pré-implantation. Les retards unitaires inclus dans les bibliothèques Libero SoC VITAL compilées sont utilisés. Consultez la documentation fournie avec votre outil de simulation pour plus d'informations sur la simulation structurelle.
Conception de l'outil
Lors de la mise en œuvre de la conception, vous la placez et la routez à l'aide du SoC Libero. Vous pouvez également effectuer une analyse temporelle. Après le placement et le routage, effectuez une simulation post-implantation (temporelle) avec un simulateur compatible VHDL VITAL.
Programmation
Programmez un appareil avec le logiciel et le matériel de programmation de Microsemi SoC ou d'un système de programmation tiers pris en charge. Consultez l'aide en ligne du programmeur pour plus d'informations sur la programmation d'un appareil Microsemi SoC.
Vérification du système
Vous pouvez effectuer une vérification du système sur un périphérique programmé à l’aide de l’outil de diagnostic Silicon Explorer.
Reportez-vous au guide de démarrage rapide de Silicon Explorer pour obtenir des informations sur l'utilisation de Silicon Explorer.
Génération de listes de connexions
Ce chapitre décrit les procédures de génération de listes d'interconnexions EDIF et VHDL structurelles.
Génération d'une liste d'interconnexions EDIF
Après avoir capturé votre schéma ou synthétisé votre conception, générez une netliste EDIF à partir de votre outil de capture ou de synthèse de schémas. Utilisez la netliste EDIF pour le placement et le routage. Consultez la documentation fournie avec votre outil de capture ou de synthèse de schémas pour plus d'informations sur la génération d'une netliste EDIF.
Génération d'une liste d'interconnexions VHDL structurelle
Liste d'interconnexions VHDL structurelle fileLes s sont générés automatiquement dans le cadre de votre projet Libero SoC.
Vous pouvez trouver votre netlist VHDL files dans le répertoire /synthesis de votre projet Libero. Par exempleample, si votre répertoire de projet s'appelle project1, alors votre netlist files sont dans /project1/synthesis.
Certaines familles vous permettent d'exporter ces files manuellement pour une utilisation dans des outils externes. Si votre appareil prend en charge cette fonctionnalité, vous pouvez exporter la liste des connexions. files depuis Outils > Exporter > Netlist.
Simulation avec ModelSim
Ce chapitre décrit les étapes à suivre pour effectuer une simulation comportementale, structurelle et temporelle à l'aide du simulateur ModelSim.
Les procédures indiquées s'appliquent à un PC. Les mêmes procédures d'installation fonctionnent également sous UNIX. Utilisez des barres obliques à la place des barres obliques inverses. Sur PC, saisissez les commandes dans la fenêtre MTI. Sous UNIX, saisissez les commandes dans une fenêtre UNIX.
Simulation comportementale
Utilisez la procédure suivante pour réaliser une simulation comportementale d'une conception. Consultez la documentation.
inclus avec votre outil de simulation pour des informations supplémentaires sur la réalisation d'une simulation comportementale.
- Appelez votre simulateur ModelSim. (PC uniquement)
- Accédez au répertoire de votre projet. Ce répertoire doit contenir votre conception VHDL. files et banc d'essai. Type : cd
- Mappage vers la bibliothèque. Si des cœurs sont instanciés dans votre source VHDL, saisissez la commande suivante pour les mapper vers la bibliothèque VITAL compilée : vmap $ALSDIR\lib\vtl\95\mti\
Pour référencer la bibliothèque familiale dans votre conception VHDL files, ajoutez les lignes suivantes à votre conception VHDL files: bibliothèque ; utiliser .composants.tous; - Créez un répertoire « work ». Saisissez : vlib work.
- Mapper le répertoire « work ». Saisissez la commande suivante : vmap work .\work
- Effectuez une simulation comportementale de votre conception. Pour effectuer une simulation comportementale avec votre simulateur VSystem ou ModelSim, compilez votre conception VHDL et votre banc d'essai. files et exécutez une simulation. Pour les conceptions hiérarchiques, compilez les blocs de conception de niveau inférieur avant les blocs de conception de niveau supérieur.
Les commandes suivantes montrent comment compiler une conception VHDL et un banc d'essai files:
vcom -93 .vhd
vcom -93 .vhd
Pour simuler la conception, tapez :
vsim
Par exempleample:
vsim test_adder_behave
La paire entité-architecture spécifiée par la configuration test_adder_behave dans le banc d'essai sera simulée. Si votre conception contient un cœur PLL, utilisez une résolution de 1 ps :
vsim -t ps
Par exempleample:
vsim -t ps test_adder_behave
Simulation structurelle
Utilisez la procédure suivante pour effectuer une simulation structurelle.
- Générer une netlist VHDL structurelle. Si vous utilisez Synopsys Design Compiler, générez une netlist VHDL structurelle à l'aide de cet outil.
Si vous utilisez d'autres outils de synthèse, générez un VHDL au niveau de la porte à partir de votre liste de connexions EDIF en utilisant le file générés automatiquement dans votre projet. Certaines familles de conception vous permettent de générer les filedirectement depuis le menu Outils > Exporter > Netlist.
Note: Le VHDL généré utilise std_logic pour tous les ports. Les ports du bus seront dans le même ordre binaire que celui qui apparaît dans la netlist EDIF. - Mappage vers la bibliothèque VITAL. Exécutez la commande suivante pour mapper la bibliothèque VITAL compilée.
vmap $ALSDIR\lib\vtl\95\mti\ - Compilez la netlist structurelle. Compilez votre conception VHDL et votre banc d'essai. files. Les commandes suivantes montrent comment compiler une conception VHDL et un banc d'essai files:
vcom -just e -93 .vhd
vcom -juste un -93 .vhd
vcom .vhd
Note: L'application compile d'abord les entités. Ensuite, elle compile les architectures, comme l'exigent les netlists VHDL écrites par certains outils. - Exécutez la simulation structurelle. Pour simuler votre conception, saisissez : vsim
Par exempleample: vsim test_adder_structure
La paire entité-architecture spécifiée par la configuration nommée test_adder_structure dans le banc d'essai sera simulée.
Si votre conception contient un cœur PLL, utilisez une résolution de 1ps : vsim -t ps
Par exempleample: vsim -t ps test_adder_structure
Simulation de synchronisation
Pour effectuer une simulation de synchronisation :
- Si vous ne l’avez pas encore fait, rétro-annotez votre conception et créez votre banc d’essai.
- Pour effectuer une simulation de synchronisation à l'aide de votre simulateur V-System ou ModelSim, compilez votre conception VHDL et votre banc d'essai files, s'ils n'ont pas déjà été compilés pour une simulation structurelle, et exécutez une simulation. Les commandes suivantes montrent comment compiler une conception VHDL et un banc d'essai. files:
vcom -just e -93 .vhd
vcom -juste un -93 .vhd
vcom .vhd
Remarque : l’exécution des étapes précédentes compile d’abord les entités, puis les architectures, comme requis pour les listes de réseaux VHDL écrites par certains outils. - Exécutez la simulation de rétro-annotation à l'aide des informations de synchronisation dans le SDF file. Tapez : vsim -sdf[max|typ|min] / = .sdf -c
Le Cette option spécifie la région (ou le chemin) d'une instance d'une conception où commence l'annotation rétroactive. Vous pouvez l'utiliser pour spécifier une instance FPGA particulière dans une conception système plus vaste ou un banc d'essai que vous souhaitez annoter rétroactivement. Par exempleample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
Dans cet exampL'additionneur d'entités a été instancié sous l'instance « uut » dans le banc de test. La paire entité-architecture spécifiée par la configuration « test_adder_structural » dans le banc de test sera simulée avec les délais maximaux spécifiés dans le SDF. file.
Si votre conception contient un cœur PLL, utilisez une résolution de 1ps : vsim -t ps -sdf[max|typ|min] / = .sdf -c
Par exempleample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
A – Assistance produit
Microsemi SoC Products Group soutient ses produits avec divers services de support, y compris le service client, le centre de support technique client, un website, courrier électronique et bureaux de vente dans le monde entier.
Cette annexe contient des informations sur la manière de contacter Microsemi SoC Products Group et d'utiliser ces services d'assistance.
Service client
Contactez le service client pour une assistance produit non technique, telle que la tarification des produits, les mises à niveau des produits, les informations de mise à jour, le statut de la commande et l'autorisation.
Depuis l'Amérique du Nord, appelez le 800.262.1060
Depuis le reste du monde, appelez le 650.318.4460
Fax, de n'importe où dans le monde, 408.643.6913
Centre de support technique client
Le groupe Microsemi SoC Products emploie des ingénieurs hautement qualifiés dans son centre d'assistance technique pour répondre à vos questions concernant le matériel, les logiciels et la conception des produits Microsemi SoC. Notre centre consacre beaucoup de temps à la rédaction de notes d'application, aux réponses aux questions courantes sur le cycle de conception, à la documentation des problèmes connus et à diverses FAQ. Avant de nous contacter, veuillez consulter nos ressources en ligne. Nous avons probablement déjà répondu à vos questions.
Assistance technique
Visitez le service client website (www.microsemi.com/soc/support/search/default.aspx) pour plus d'informations et d'assistance. De nombreuses réponses disponibles sur le moteur de recherche web ressource comprend des diagrammes, des illustrations et des liens vers d'autres ressources sur le website.
Website
Vous pouvez parcourir une variété d'informations techniques et non techniques sur la page d'accueil du SoC, à l'adresse www.microsemi.com/soc.
Contacter le centre de support technique client
Des ingénieurs hautement qualifiés font partie du personnel du centre de support technique. Le centre de support technique peut être contacté par e-mail ou via le groupe de produits Microsemi SoC website.
E-mail
Vous pouvez communiquer vos questions techniques à notre adresse e-mail et recevoir des réponses par e-mail, fax ou téléphone. De plus, si vous rencontrez des problèmes de conception, vous pouvez envoyer votre conception par e-mail files pour recevoir de l'aide.
Nous surveillons constamment le compte de messagerie tout au long de la journée. Lorsque vous nous envoyez votre demande, assurez-vous d'inclure votre nom complet, le nom de votre entreprise et vos coordonnées pour un traitement efficace de votre demande.
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5-57-9006-12/11.12
Documents / Ressources
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Versions de la suite de conception SoC VHDL VITAL de Microchip [pdf] Guide de l'utilisateur Versions 2024.2 à 12.0, versions de la suite de conception SoC VHDL VITAL, VHDL VITAL, versions de la suite de conception SoC, versions de la suite, versions |