VHDL VITAL™
Մոդելավորման ուղեցույց

Ներածություն

Այս VHDL Vital Simulation ուղեցույցը պարունակում է տեղեկատվություն ModelSim-ի օգտագործման մասին Microsemi SoC սարքերի դիզայնի մոդելավորման համար: SoC ծրագրաշարի օգտագործման վերաբերյալ լրացուցիչ տեղեկությունների համար դիմեք առցանց օգնությանը:
Տե՛ս սիմուլյատորի հետ ներառված փաստաթղթերը՝ սիմուլյացիա իրականացնելու մասին տեղեկությունների համար:

Փաստաթղթային ենթադրություններ
Այս փաստաթուղթը ենթադրում է հետևյալը.

1. Դուք տեղադրել եք Libero SoC ծրագիրը: Այս փաստաթուղթը նախատեսված է Libero SoC ծրագրաշարի համար v10.0 և ավելի բարձր: Ծրագրաշարի նախորդ տարբերակների համար տե՛ս Legacy VHDL Vital Simulation ուղեցույց.
2. Դուք տեղադրել եք ձեր VHDL VITAL սիմուլյատորը:
3. Դուք ծանոթ եք UNIX աշխատանքային կայաններին և օպերացիոն համակարգերին կամ համակարգիչներին և Windows օպերացիոն միջավայրերին:
4. Դուք ծանոթ եք FPGA ճարտարապետությանը և FPGA դիզայնի ծրագրային ապահովմանը:

Փաստաթղթային կոնվենցիաներ
Այս փաստաթուղթը օգտագործում է հետևյալ փոփոխականները.

• FPGA ընտանեկան գրադարանները ցուցադրվում են որպես . Անհրաժեշտության դեպքում փոխարինեք FPGA ընտանիքի ցանկալի փոփոխականը սարքի ընտանիքով: Նախample: vcom -աշխատանք .vhd
• Կազմված VHDL գրադարանները ցուցադրվում են որպես . Փոխարինող անհրաժեշտության դեպքում VHDL ընտանիքի ցանկալի փոփոխականի համար: VHDL լեզուն պահանջում է, որ գրադարանների անունները սկսվեն ալֆա նիշով:

Առցանց օգնություն
Microsemi SoC ծրագրակազմը գալիս է առցանց օգնության հետ: Օնլայն օգնությունը, որը հատուկ է յուրաքանչյուր ծրագրային գործիքին, հասանելի է Օգնության ցանկից:

Կարգավորում

Այս գլուխը պարունակում է տեղեկատվություն ModelSim սիմուլյատորի ստեղծման մասին՝ Microsemi SoC-ի նախագծերը մոդելավորելու համար:
Այս գլուխը ներառում է ծրագրային ապահովման պահանջներ, քայլեր, որոնք նկարագրում են, թե ինչպես կազմել Microsemi SoC FPGA գրադարանները, և այլ կարգավորումների տեղեկություններ ձեր օգտագործած սիմուլյացիոն գործիքի համար:

Ծրագրային ապահովման պահանջներ
Այս ուղեցույցի տեղեկատվությունը վերաբերում է Microsemi Libero SoC Software v10.0 և ավելի բարձր և IEEE1076-ին համապատասխան VHDL սիմուլյատորներին:
Բացի այդ, այս ուղեցույցը պարունակում է տեղեկատվություն ModelSim սիմուլյատորների օգտագործման մասին:
Հատուկ տեղեկությունների համար, թե որ տարբերակներն է աջակցում այս թողարկումը, անցեք Microsemi-ի տեխնիկական աջակցության համակարգ web կայք (http://www.actel.com/custsup/search.html) և որոնել երրորդ կողմի հիմնաբառը:

ModelSim
Քանի որ տեղադրման ուղին տարբերվում է յուրաքանչյուր օգտագործողի և յուրաքանչյուր տեղադրման համար, այս փաստաթուղթն օգտագործում է $ALSDIR՝ նշելու այն վայրը, որտեղ տեղադրված է ծրագրաշարը: Եթե ​​դուք Unix-ի օգտատեր եք, պարզապես ստեղծեք միջավայրի փոփոխական, որը կոչվում է ALSDIR և դրա արժեքը սահմանեք տեղադրման ճանապարհին: Եթե ​​դուք Windows-ի օգտատեր եք, $ALSDIR-ը փոխարինեք հրամանների տեղադրման ուղով:
ModelSim սիմուլյատորների համար գրադարաններ կազմելու համար օգտագործեք հետևյալ ընթացակարգը: Մուտքագրեք UNIX հրամանները UNIX հուշում: Մուտքագրեք Windows հրամանները ModelSim Transcript պատուհանի հրամանի տողում:
Ստորև բերված հրամանները Windows-ի համար են: Որպեսզի հրամանները աշխատեն UNIX-ի համար, օգտագործեք առջևի շեղեր՝ հետևի շեղերի փոխարեն:

Այս ընթացակարգը կազմում է Microsemi VITAL գրադարան $ALSDIR\lib\vtl\95\mti գրացուցակում: Դուք պետք է կազմեք FPGA գրադարանների մոդելները, որպեսզի VITAL գրադարանները ճիշտ աշխատեն:
Նշում. Եթե ​​$ALSDIR\lib\vtl\95 գրացուցակում արդեն կա MTI գրացուցակ, ապա կարող են լինել կազմված գրադարաններ, և ձեզ հարկավոր չէ կատարել հետևյալ ընթացակարգը:

1. $ALSDIR\lib\vtl\95 գրացուցակում ստեղծեք mti անունով գրադարան:
2. Գործարկեք ModelSim սիմուլյատորը (միայն Windows-ի համար):
3. Փոխեք $ALSDIR\lib\vtl\95\mti գրացուցակը: Մուտքագրեք հետևյալ հրամանը հուշում. cd $ALSDIR\lib\vtl\95\mti
4. Ստեղծել ա ընտանեկան գրադարան. Հուշում մուտքագրեք հետևյալ հրամանը՝ vlib
5. Քարտեզագրեք VITAL գրադարանը գրացուցակ. Հուշում մուտքագրեք հետևյալ հրամանը՝ vmap $ALSDIR\lib\vtl\95\mti\
6. Կազմեք ձեր VITAL գրադարանները:
   vcom - աշխատանք ../ .vhd
   Նախample, ձեր սիմուլյատորի համար 40MX գրադարանը կազմելու համար մուտքագրեք հետևյալ հրամանը՝ vcom -work a40mx ../40mx.vhd
7. (Ըստ ցանկության) Կազմել միգրացիոն գրադարանը: Կատարեք այս քայլը միայն այն դեպքում, եթե ձեզ անհրաժեշտ է օգտագործել միգրացիոն գրադարանը: Հուշում մուտքագրեք հետևյալ հրամանը՝ vcom -work ../ _mig.vhd

Դիզայնի հոսք

Այս գլուխը նկարագրում է դիզայնի հոսքը VHDL VITAL-ին համապատասխանող մոդելավորման գործիքով նախագծման մոդելավորման համար:

VHDL VITAL Դիզայնի հոսք
VHDL VITAL նախագծման հոսքը ունի չորս հիմնական քայլ.

1. Ստեղծել դիզայն
2. Իրականացնել դիզայն
3. Ծրագրավորում
4. Համակարգի ստուգում

Հետևյալ բաժինները մանրամասնում են այս քայլերը:

Ստեղծել դիզայն
Դիզայնի ստեղծման/ստուգման ընթացքում դիզայնը գրավվում է RTL մակարդակի (վարքային) VHDL աղբյուրում file.
Դիզայնը նկարելուց հետո կարող եք կատարել VHDL-ի վարքագծային մոդելավորում file ստուգելու համար, որ VHDL կոդը ճիշտ է: Այնուհետև ծածկագիրը սինթեզվում է դարպասի մակարդակի (կառուցվածքային) VHDL ցանցի մեջ: Սինթեզից հետո դուք կարող եք կատարել դիզայնի կամընտիր նախնական դասավորության կառուցվածքային մոդելավորում: Վերջապես, EDIF ցանցային ցուցակը ստեղծվում է Libero SoC-ում օգտագործելու համար, և VHDL կառուցվածքային հետդասավորության ցանցային ցուցակը ստեղծվում է VHDL VITAL-ին համապատասխանող սիմուլյատորում ժամանակի մոդելավորման համար:

VHDL աղբյուրի մուտքագրում
Մուտքագրեք ձեր VHDL դիզայնի աղբյուրը՝ օգտագործելով տեքստային խմբագրիչ կամ համատեքստի զգայուն HDL խմբագրիչ: Ձեր VHDL դիզայնի աղբյուրը կարող է պարունակել RTL մակարդակի կառուցվածքներ, ինչպես նաև կառուցվածքային տարրերի օրինակներ, ինչպիսիք են Libero SoC միջուկները:

Վարքագծային սիմուլյացիա
Կատարեք ձեր դիզայնի վարքագծային սիմուլյացիա նախքան սինթեզը: Վարքագծային մոդելավորումը ստուգում է ձեր VHDL կոդի ֆունկցիոնալությունը: Սովորաբար, դուք օգտագործում եք զրոյական ուշացումներ և ստանդարտ VHDL թեստային նստարան՝ սիմուլյացիա վարելու համար: Ֆունկցիոնալ սիմուլյացիա իրականացնելու մասին տեղեկությունների համար տես ձեր սիմուլյացիոն գործիքի հետ ներառված փաստաթղթերը:

Սինթեզ
Ձեր վարքագծային VHDL դիզայնի աղբյուրը ստեղծելուց հետո դուք պետք է սինթեզեք այն: Սինթեզը փոխակերպում է վարքային VHDL-ը file մուտքի դարպասի մակարդակի ցանցային ցուցակ և օպտիմալացնում է դիզայնը թիրախային տեխնոլոգիայի համար: Ձեր սինթեզի գործիքի հետ ներառված փաստաթղթերը տեղեկություններ են պարունակում դիզայնի սինթեզի կատարման մասին:

EDIF Netlist-ի սերունդ
Ձեր դիզայնը ստեղծելուց, սինթեզելուց և հաստատելուց հետո ծրագրաշարը ստեղծում է EDIF ցանցային ցուցակ՝ տեղաբաշխման և երթուղու համար Libero SoC-ում:
Այս EDIF ցանցացանկը նաև օգտագործվում է կառուցվածքային VHDL ցանցային ցուցակ ստեղծելու համար՝ կառուցվածքային մոդելավորման մեջ օգտագործելու համար:

Կառուցվածքային VHDL Netlist սերունդ
Libero SoC-ն ստեղծում է դարպասի մակարդակի VHDL ցանցացանկ ձեր EDIF ցանցից՝ հետսինթեզային նախնական դասավորության կառուցվածքային մոդելավորման մեջ օգտագործելու համար:
Այն file հասանելի է /synthesis գրացուցակում, եթե ցանկանում եք սիմուլյացիա կատարել ձեռքով:
Կառուցվածքային մոդելավորում
Կատարեք կառուցվածքային սիմուլյացիա նախքան տեղադրումը և երթուղին անցնելը: Կառուցվածքային սիմուլյացիան ստուգում է ձեր հետսինթեզի նախնական դասավորության կառուցվածքային VHDL ցանցի ֆունկցիոնալությունը: Օգտագործվում են Libero SoC VITAL գրադարաններում ներառված միավորի հետաձգումները: Կառուցվածքային սիմուլյացիա իրականացնելու մասին տեղեկությունների համար դիմեք ձեր սիմուլյացիոն գործիքին ներառված փաստաթղթերին:

Իրականացնել դիզայն
Դիզայնի իրականացման ընթացքում դուք տեղադրում և ուղղորդում եք դիզայնը՝ օգտագործելով Libero SoC: Բացի այդ, դուք կարող եք կատարել ժամանակի վերլուծություն: Տեղից և երթուղուց հետո կատարեք փոստի դասավորության (ժամանակի) մոդելավորում VHDL VITAL-ին համապատասխանող սիմուլյատորով:
Ծրագրավորում
Ծրագրավորեք սարքը ծրագրավորման ծրագրաշարով և սարքաշարով Microsemi SoC-ից կամ աջակցվող երրորդ կողմի ծրագրավորման համակարգից: Microsemi SoC սարքի ծրագրավորման մասին տեղեկությունների համար դիմեք ծրագրավորողի առցանց օգնությանը:
Համակարգի ստուգում
Դուք կարող եք համակարգի ստուգում կատարել ծրագրավորված սարքի վրա՝ օգտագործելով Silicon Explorer ախտորոշիչ գործիքը:
Տե՛ս Silicon Explorer-ի արագ մեկնարկը՝ Silicon Explorer-ի օգտագործման մասին տեղեկությունների համար:

Ցանցային ցուցակների ստեղծում

Այս գլուխը նկարագրում է EDIF և կառուցվածքային VHDL ցանցերի ստեղծման ընթացակարգերը:
EDIF ցանցի ստեղծում
Ձեր սխեման նկարելուց կամ դիզայնը սինթեզելուց հետո ստեղծեք EDIF ցանցացանկ ձեր սխեմատիկ նկարահանման կամ սինթեզի գործիքից: Օգտագործեք EDIF ցանցային ցուցակը տեղ-երթուղու համար: EDIF ցանցի ստեղծման մասին տեղեկությունների համար տե՛ս ձեր սխեմատիկ հավաքման կամ սինթեզի գործիքի հետ ներառված փաստաթղթերը:
Կառուցվածքային VHDL ցանցի ստեղծում
Կառուցվածքային VHDL ցանցացանկ files-ն ավտոմատ կերպով ստեղծվում են որպես ձեր Libero SoC նախագծի մաս:
Դուք կարող եք գտնել ձեր VHDL ցանցի ցուցակը files ձեր Libero նախագծի / synthesis գրացուցակում: Նախample, եթե ձեր նախագծի գրացուցակը կոչվում է project1, ապա ձեր netlist-ը files-ը գտնվում են /project1/սինթեզում:
Որոշ ընտանիքներ հնարավորություն են տալիս դրանք արտահանել files ձեռքով արտաքին գործիքներում օգտագործելու համար: Եթե ​​ձեր սարքն աջակցում է այս հատկությանը, կարող եք արտահանել ցանցի ցուցակը files-ից Գործիքներ > Արտահանում > Netlist:

Սիմուլյացիա ModelSim-ի հետ

Այս գլուխը նկարագրում է վարքագծային, կառուցվածքային և ժամանակային մոդելավորում իրականացնելու քայլերը՝ օգտագործելով ModelSim սիմուլյատորը:
Ցուցադրված ընթացակարգերը նախատեսված են համակարգչի համար: Կարգավորման նույն ընթացակարգերը նույն կերպ են աշխատում UNIX-ի համար: Հետևի շեղերի փոխարեն օգտագործեք առաջ շեղեր: Համակարգչի համար մուտքագրեք հրամաններ MTI պատուհանում: UNIX-ի համար մուտքագրեք հրամաններ UNIX պատուհանում:

Վարքագծային սիմուլյացիա
Դիզայնի վարքագծային մոդելավորում իրականացնելու համար օգտագործեք հետևյալ ընթացակարգը. Դիտեք փաստաթղթերը
ներառված է ձեր սիմուլյացիոն գործիքի հետ՝ վարքագծային սիմուլյացիա կատարելու մասին լրացուցիչ տեղեկությունների համար:

1. Զանգահարեք ձեր ModelSim սիմուլյատորը: (միայն համակարգչի համար)
2. Փոխեք գրացուցակը ձեր նախագծի գրացուցակում: Այս գրացուցակը պետք է ներառի ձեր VHDL դիզայնը files եւ testbench. Տեսակը՝ cd
3. Քարտեզ դեպի գրադարան։ Եթե ​​ձեր VHDL աղբյուրում առկա են միջուկներ, մուտքագրեք հետևյալ հրամանը՝ դրանք կազմված VITAL գրադարանին քարտեզագրելու համար. vmap $ALSDIR\lib\vtl\95\mti\
   Ձեր VHDL ձևավորման մեջ ընտանեկան գրադարանին հղում կատարելու համար files, ավելացրեք հետևյալ տողերը ձեր VHDL դիզայնին files: գրադարան ; օգտագործել .components.all;
4. Ստեղծեք «աշխատանքային» գրացուցակ: Տեսակը՝ vlib աշխատանք
5. Քարտեզ «աշխատանքային» գրացուցակում: Մուտքագրեք հետևյալ հրամանը՝ vmap work .\work
6. Կատարեք ձեր դիզայնի վարքագծային մոդելավորում: Ձեր VSystem կամ ModelSim սիմուլյատորի միջոցով վարքագծային սիմուլյացիա իրականացնելու համար կազմեք ձեր VHDL դիզայնը և թեստային նստարանը files և գործարկել սիմուլյացիա: Հիերարխիկ ձևավորումների համար կազմեք ավելի ցածր մակարդակի դիզայնի բլոկները ավելի բարձր մակարդակի դիզայնի բլոկներից առաջ:

Հետևյալ հրամանները ցույց են տալիս, թե ինչպես պետք է կազմել VHDL դիզայնը և testbench-ը files:
vcom -93 .vhd
vcom -93 .vhd

Դիզայնը մոդելավորելու համար մուտքագրեք.
vsim
Նախampլե:
vsim test_adder_behave
Testbench-ում test_adder_behave անունով կոնֆիգուրացիայի կողմից սահմանված էություն-ճարտարապետություն զույգը կսիմուլյացվի: Եթե ​​ձեր դիզայնը պարունակում է PLL միջուկ, օգտագործեք 1ps լուծում.
vsim -t ps
Նախampլե:
vsim -t ps test_adder_behave

Կառուցվածքային մոդելավորում
Կառուցվածքային մոդելավորում իրականացնելու համար օգտագործեք հետևյալ ընթացակարգը.

1. Ստեղծեք կառուցվածքային VHDL ցանցային ցուցակ: Եթե ​​դուք օգտագործում եք Synopsys Design Compiler-ը, ստեղծեք կառուցվածքային VHDL ցանցային ցուցակ՝ օգտագործելով այս գործիքը:
   Եթե ​​դուք օգտագործում եք այլ սինթեզի գործիքներ, ստեղծեք դարպասի մակարդակի VHDL ձեր EDIF ցանցից՝ օգտագործելով file ստեղծվում է ավտոմատ կերպով ձեր նախագծում: Որոշ դիզայներական ընտանիքներ հնարավորություն են տալիս ստեղծել files անմիջապես Գործիքներ > Արտահանում > Netlist ընտրացանկից:
   Նշում. Ստեղծված VHDL-ն օգտագործում է std_logic-ը բոլոր նավահանգիստների համար: Ավտոբուսային նավահանգիստները կլինեն նույն բիթային հաջորդականությամբ, ինչ նրանք հայտնվում են EDIF ցանցում:
2. Քարտեզ VITAL գրադարանին: Կազմված VITAL գրադարանը քարտեզագրելու համար գործարկեք հետևյալ հրամանը:
   vmap $ALSDIR\lib\vtl\95\mti\
3. Կազմեք կառուցվածքային ցանցացանկը: Կազմեք ձեր VHDL դիզայնը և փորձարկման սեղանը fileս. Հետևյալ հրամանները ցույց են տալիս, թե ինչպես պետք է կազմել VHDL դիզայնը և testbench-ը files:
   vcom - պարզապես e -93 .vhd
   vcom - պարզապես -93 .vhd
   vcom .vhd
   Նշում. Նախ, հավելվածը կազմում է սուբյեկտները: Այնուհետև այն կազմում է ճարտարապետությունները, ինչպես պահանջվում է որոշ գործիքներով գրված VHDL ցանցերի համար:
4. Գործարկեք կառուցվածքային մոդելավորումը: Ձեր դիզայնը մոդելավորելու համար մուտքագրեք՝ vsim
   Նախample: vsim test_adder_structure
   Փորձարկման նստարանում test_adder_structure անունով կազմաձևով սահմանված էություն-ճարտարապետություն զույգը կսիմուլյացվի:
   Եթե ​​ձեր դիզայնը պարունակում է PLL միջուկ, օգտագործեք 1ps բանաձեւ՝ vsim -t ps
   Նախample: vsim -t ps test_adder_structure

Ժամանակի սիմուլյացիա
Ժամանակի սիմուլյացիա իրականացնելու համար.

1. Եթե ​​դուք դա չեք արել, ապա գրեք ձեր դիզայնը և ստեղծեք ձեր փորձարկման սեղանը:
2. Ձեր V-System կամ ModelSim սիմուլյատորի միջոցով ժամանակի սիմուլյացիա իրականացնելու համար կազմեք ձեր VHDL դիզայնը և փորձարկման նստարանը files, եթե դրանք արդեն չեն կազմվել կառուցվածքային մոդելավորման համար, և գործարկեք սիմուլյացիա: Հետևյալ հրամանները ցույց են տալիս, թե ինչպես պետք է կազմել VHDL դիզայնը և testbench-ը files:
   vcom - պարզապես e -93 .vhd
   vcom - պարզապես -93 .vhd
   vcom .vhd
   Նշում. Նախորդ քայլերը կատարելով սկզբում կազմվում են սուբյեկտները, այնուհետև ճարտարապետությունները, ինչպես պահանջվում է որոշ գործիքներով գրված VHDL ցանցերի համար:
3. Գործարկեք հետին ծանոթագրության մոդելավորումը՝ օգտագործելով SDF-ի ժամանակի տեղեկատվությունը file. Տեսակ՝ vsim -sdf[max|typ|min] / = .sdf -c
   Այն Ընտրանքը սահմանում է տարածաշրջանը (կամ ուղին) դեպի նախագծման օրինակ, որտեղ սկսվում է հետին ծանոթագրությունը: Դուք կարող եք օգտագործել այն՝ նշելու FPGA-ի որոշակի օրինակ ավելի մեծ համակարգի նախագծում կամ թեստային նստարանում, որը ցանկանում եք հետևել ծանոթագրությանը: Նախample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   Այս նախկինումampLe, էության գումարողն օրինակվել է որպես «uut» օրինակ փորձարկման սեղանում: Փորձարկման սեղանի «test_adder_structural» անվանումով կազմաձևում նշված միավոր-ճարտարապետություն զույգը կսիմուլյացվի՝ օգտագործելով SDF-ում նշված առավելագույն ուշացումները: file.
   Եթե ​​ձեր դիզայնը պարունակում է PLL միջուկ, օգտագործեք 1ps բանաձեւ՝ vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Նախample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Ապրանքի աջակցություն

Microsemi SoC Products Group-ը աջակցում է իր արտադրանքին տարբեր աջակցության ծառայություններով, ներառյալ Հաճախորդների սպասարկումը, Հաճախորդների տեխնիկական աջակցության կենտրոնը, webկայք, էլեկտրոնային փոստ և վաճառքի գրասենյակներ ամբողջ աշխարհում:
Այս հավելվածը պարունակում է տեղեկատվություն Microsemi SoC Products Group-ի հետ կապվելու և այս աջակցության ծառայություններից օգտվելու մասին:

Հաճախորդների սպասարկում
Կապվեք Հաճախորդների սպասարկման ծառայության հետ՝ արտադրանքի ոչ տեխնիկական աջակցության համար, ինչպիսիք են՝ ապրանքի գնագոյացումը, արտադրանքի արդիականացումը, թարմացման տվյալները, պատվերի կարգավիճակը և թույլտվությունը:
Հյուսիսային Ամերիկայից զանգահարեք 800.262.1060
Մնացած աշխարհից զանգահարեք 650.318.4460 հեռախոսահամարով
Ֆաքս, աշխարհի ցանկացած կետից, 408.643.6913

Հաճախորդների տեխնիկական աջակցության կենտրոն
Microsemi SoC Products Group-ը համալրում է իր Հաճախորդների տեխնիկական աջակցության կենտրոնը բարձր հմուտ ինժեներներով, որոնք կարող են օգնել պատասխանել Microsemi SoC արտադրանքի վերաբերյալ ձեր ապարատային, ծրագրային ապահովման և դիզայնի հարցերին: Հաճախորդների տեխնիկական աջակցության կենտրոնը մեծ ժամանակ է ծախսում հավելվածի նշումներ ստեղծելու, նախագծային ցիկլի ընդհանուր հարցերի պատասխանների, հայտնի խնդիրների փաստաթղթավորման և տարբեր ՀՏՀ-ների վրա: Այսպիսով, նախքան մեզ հետ կապ հաստատելը, խնդրում ենք այցելել մեր առցանց ռեսուրսները: Շատ հավանական է, որ մենք արդեն պատասխանել ենք ձեր հարցերին:

Տեխնիկական աջակցություն
Այցելեք Հաճախորդների սպասարկում webկայք (www.microsemi.com/soc/support/search/default.aspx) լրացուցիչ տեղեկությունների և աջակցության համար: Շատ պատասխաններ հասանելի են որոնելի web ռեսուրսը ներառում է դիագրամներ, նկարազարդումներ և հղումներ դեպի այլ ռեսուրսներ webկայք։

Webկայք
Դուք կարող եք թերթել տարբեր տեխնիկական և ոչ տեխնիկական տեղեկություններ SoC-ի գլխավոր էջում՝ www.microsemi.com/soc.

Կապվեք Հաճախորդների տեխնիկական աջակցության կենտրոնի հետ
Բարձր որակավորում ունեցող ինժեներները աշխատում են Տեխնիկական աջակցության կենտրոնում: Տեխնիկական աջակցության կենտրոնի հետ կարելի է կապ հաստատել էլ. փոստով կամ Microsemi SoC Products Group-ի միջոցով webկայք։
Էլ
Դուք կարող եք ձեր տեխնիկական հարցերը փոխանցել մեր էլ. հասցեին և ստանալ պատասխաններ էլ. փոստով, ֆաքսով կամ հեռախոսով: Բացի այդ, եթե դիզայնի հետ կապված խնդիրներ ունեք, կարող եք էլ files օգնություն ստանալու համար:
Մենք անընդհատ վերահսկում ենք էլփոստի հաշիվը ողջ օրվա ընթացքում: Ձեր հարցումը մեզ ուղարկելիս խնդրում ենք անպայման ներառել ձեր լրիվ անվանումը, ընկերության անվանումը և ձեր կոնտակտային տվյալները՝ ձեր հարցումն արդյունավետ մշակելու համար:
Տեխնիկական աջակցության էլփոստի հասցեն է soc_tech@microsemi.com.

Իմ գործերը
Microsemi SoC Products Group-ի հաճախորդները կարող են առցանց ներկայացնել և հետևել տեխնիկական դեպքերին՝ այցելելով Իմ գործերը:
ԱՄՆ-ից դուրս
ԱՄՆ ժամային գոտիներից դուրս օգնության կարիք ունեցող հաճախորդները կարող են կապվել տեխնիկական աջակցության հետ էլ.soc_tech@microsemi.com) կամ կապվեք տեղական վաճառքի գրասենյակի հետ: Վաճառքի գրասենյակի ցուցակները կարող եք գտնել այստեղ www.microsemi.com/soc/company/contact/default.aspx.

ITAR տեխնիկական աջակցություն
RH և RT FPGA-ների տեխնիկական աջակցության համար, որոնք կարգավորվում են Զենքի միջազգային շրջանառության կանոնակարգերով (ITAR), կապվեք մեզ հետ soc_tech_itar@microsemi.com. Որպես այլընտրանք, «Իմ դեպքերը» ընտրեք Այո ITAR բացվող ցանկում: ITAR-ով կարգավորվող Microsemi FPGA-ների ամբողջական ցանկի համար այցելեք ITAR web էջ.

Microsemi կորպորատիվ գլխամասային գրասենյակ
One Enterprise, Aliso Viejo CA 92656 ԱՄՆ
ԱՄՆ-ի սահմաններում՝ +1 949-380-6100
Վաճառք՝ +1 949-380-6136
Ֆաքս՝ +1 949-215-4996

Microsemi Corporation-ը (NASDAQ: MSCC) առաջարկում է կիսահաղորդչային լուծումների համապարփակ պորտֆոլիո՝ օդատիեզերական, պաշտպանության և անվտանգության համար; ձեռնարկություն և հաղորդակցություն; և արդյունաբերական և այլընտրանքային էներգիայի շուկաներ։ Արտադրանքները ներառում են բարձր արդյունավետությամբ, բարձր հուսալիության անալոգային և ՌԴ սարքեր, խառը ազդանշանային և ՌԴ ինտեգրված սխեմաներ, հարմարեցվող SoC-ներ, FPGA-ներ և ամբողջական ենթահամակարգեր: Microsemi-ի գլխամասային գրասենյակը գտնվում է Ալիսո Վիեխոյում, Կալիֆորնիա: Իմացեք ավելին այստեղ www.microsemi.com.

© 2012 Microsemi Corporation. Բոլոր իրավունքները պաշտպանված են. Microsemi-ն և Microsemi լոգոն Microsemi Corporation-ի ապրանքանիշերն են: Բոլոր այլ ապրանքային և սպասարկման նշանները պատկանում են իրենց համապատասխան սեփականատերերին:
5-57-9006-12/11.12

Փաստաթղթեր / ռեսուրսներ

Microchip VHDL VITAL SoC Design Suite տարբերակները [pdf] Օգտագործողի ուղեցույց 2024.2-ից մինչև 12.0 տարբերակներ, VHDL VITAL SoC Design Suite տարբերակներ, VHDL VITAL, SoC Design Suite տարբերակներ, Suite տարբերակներ, տարբերակներ

Հղումներ

• Օգտագործողի ձեռնարկ