Microchip VHDL VITAL SoC 設計套件版本使用者指南

軟體要求
本指南中的資訊適用於 Microsemi Libero SoC 軟體 v10.0 以上版本以及符合 IEEE1076 的 VHDL 模擬器。
此外，本指南還包含有關使用 ModelSim 模擬器的資訊。
有關此版本支援哪些版本的具體信息，請訪問 Microsemi 的技術支援系統 web 網站（http://www.actel.com/custsup/search.html) 並蒐索關鍵字第三方。

模型模擬
由於每個使用者和每個安裝的安裝路徑不同，本文檔使用 $ALSDIR 來指示軟體的安裝位置。如果您是 Unix 用戶，只需建立一個名為 ALSDIR 的環境變數並將其值設定為安裝路徑。如果您是 Windows 用戶，請將命令中的 $ALSDIR 替換為安裝路徑。
使用以下步驟編譯 ModelSim 模擬器的函式庫。在 UNIX 提示字元下鍵入 UNIX 指令。在 ModelSim Transcript 視窗的命令列上鍵入 Windows 命令。
以下命令適用於 Windows。要使指令適用於 UNIX，請使用正斜線而不是反斜線。

此過程編譯 $ALSDIR\lib\vtl\95\mti 目錄中的 Microsemi VITAL 函式庫。您必須編譯 FPGA 函式庫模型才能使 VITAL 函式庫正常運作。
筆記： 如果 $ALSDIR\lib\vtl\95 目錄中已經有 MTI 目錄，則可能存在編譯函式庫，您可能不需要執行下列步驟。

在 $ALSDIR\lib\vtl\95 目錄中建立一個名為 mti 的函式庫。

呼叫 ModelSim 模擬器（僅限 Windows）。
切換到 $ALSDIR\lib\vtl\95\mti 目錄。在提示字元下輸入以下指令：cd $ALSDIR\lib\vtl\95\mti

創建一個家庭圖書館。在提示字元下輸入以下命令：vlib
將 VITAL 庫映射到目錄。在提示符號下輸入以下命令：vmap $ALSDIR\lib\vtl\95\mti\

編譯您的 VITAL 函式庫。
vcom-工作../ .vhd
對於前amp例如，要為您的模擬器編譯 40MX 函式庫，請輸入以下命令：vcom -work a40mx ../40mx.vhd
（可選）編譯遷移函式庫。僅當需要使用遷移庫時才執行此步驟。在提示符號下鍵入以下命令：vcom -work ../ _mig.vhd

設計流程

本章介紹使用符合 VHDL VITAL 的模擬工具進行設計模擬的設計流程。

VHDL VITAL 設計流程
VHDL VITAL 設計流程主要有四個步驟：

創建設計
實施設計

程式設計
系統驗證

以下部分詳細介紹了這些步驟。

創建設計
在設計創建/驗證期間，設計被捕獲在 RTL 層級（行為）VHDL 來源中 file.
捕捉設計後，您可以執行 VHDL 的行為仿真 file 驗證VHDL代碼是否正確。然後將程式碼綜合成閘級（結構）VHDL 網表。綜合之後，您可以對設計執行可選的預佈局結構模擬。最後，產生一個 EDIF 網表以供 Libero SoC 使用，並產生一個 VHDL 結構後佈局網表以便在符合 VHDL VITAL 的模擬器中進行時序模擬。

VHDL 原始碼入口
使用文字編輯器或上下文相關的 HDL 編輯器輸入您的 VHDL 設計來源。您的 VHDL 設計來源可以包含 RTL 層級構造，以及結構元素的實例，例如 Libero SoC 核心。

行為模擬
在綜合之前對您的設計進行行為模擬。行為模擬驗證您的 VHDL 程式碼的功能。通常，您會使用零延遲和標準 VHDL 測試台來驅動模擬。有關執行功能模擬的信息，請參閱模擬工具隨附的文件。

合成
建立行為 VHDL 設計來源後，您必須對其進行綜合。綜合將行為 VHDL file 轉換為門級網表並針對目標技術最佳化設計。綜合工具隨附的文件包含有關執行設計綜合的資訊。

EDIF 網表生成
在您建立、綜合和驗證您的設計之後，軟體會產生一個 EDIF 網表，用於 Libero SoC 中的佈局和佈線。
此 EDIF 網表也用於產生結構 VHDL 網表，以用於結構模擬。

結構化 VHDL 網表生成
Libero SoC 從您的 EDIF 網表產生閘級 VHDL 網表，用於後綜合預佈局結構模擬。
這 file 如果您希望手動執行模擬，可以在 /synthesis 目錄中找到。
結構模擬
在佈局佈線之前執行結構模擬。結構模擬可驗證綜合後佈局前結構 VHDL 網表的功能。使用已編譯的 Libero SoC VITAL 函式庫中包含的單元延遲。有關執行結構模擬的信息，請參閱模擬工具隨附的文件。

實施設計
在設計實作期間，您可以使用 Libero SoC 來佈局和佈線設計。此外，您也可以執行時序分析。佈局佈線後，使用符合 VHDL VITAL 標準的模擬器執行後佈局（時序）模擬。
程式設計
使用 Microsemi SoC 或受支援的第三方程式系統的程式設計軟體和硬體對裝置進行程式設計。有關編程 Microsemi SoC 設備的信息，請參閱程式設計師線上協助。
系統驗證
您可以使用 Silicon Explorer 診斷工具對已編程的裝置執行系統驗證。
有關使用 Silicon Explorer 的信息，請參閱 Silicon Explorer 快速入門。

產生網表

本章介紹產生 EDIF 和結構 VHDL 網表的過程。
產生 EDIF 網表
捕捉原理圖或綜合設計後，從原理圖擷取或綜合工具產生 EDIF 網表。使用 EDIF 網表進行佈局佈線。有關產生 EDIF 網表的信息，請參閱原理圖捕獲或綜合工具附帶的文件。
產生結構化 VHDL 網表
結構化 VHDL 網表 files 作為 Libero SoC 專案的一部分自動產生。
您可以找到您的 VHDL 網路表 file位於您的 Libero 專案的 /synthesis 目錄中。例如amp例如，如果你的專案目錄名為 project1，那麼你的網表 files 位於 /project1/synthesis。
有些家庭允許你導出這些 file供外部工具使用。如果您的裝置支援此功能，您可以匯出網表 file來自工具>匯出>網絡表。

使用 ModelSim 進行模擬

本章介紹使用 ModelSim 模擬器執行行為、結構和時序模擬的步驟。
所示步驟適用於 PC。對於 UNIX，相同的設定過程也類似。使用正斜線代替反斜線。對於 PC，在 MTI 視窗中輸入命令。對於 UNIX，在 UNIX 視窗中鍵入指令。

行為模擬
使用以下步驟執行設計的行為模擬。請參閱文檔
包含在您的模擬工具中，以獲取有關執行行為模擬的更多資訊。

呼叫您的 ModelSim 模擬器。（僅限電腦）
將目錄變更為您的專案目錄。此目錄必須包含您的 VHDL 設計 files 和測試台。類型： CD
圖書館地圖。如果您的 VHDL 來源中實例化了任何核心，請鍵入以下命令將它們對應到已編譯的 VITAL 程式庫：vmap $ALSDIR\lib\vtl\95\mti\
在 VHDL 設計中引用系列庫 files，將以下幾行添加到您的 VHDL 設計中 files：圖書館；使用.組件.全部；
建立一個「工作」目錄。類型：vlib 工作
對應到「工作」目錄。鍵入以下指令：vmap work .\work
對您的設計進行行為模擬。若要使用 VSystem 或 ModelSim 模擬器執行行為模擬，請編譯 VHDL 設計與測試平台 file並運行模擬。對於分層設計，應先編譯低階設計區塊，然後再編譯高階設計區塊。

以下命令示範如何編譯 VHDL 設計和測試平台 files:
VCOM-93 .vhd
VCOM-93 .vhd

若要模擬設計，請輸入：
虛擬仿真
對於前amp樂：
vsim 測試_adder_behave
將模擬測試台中名為 test_adder_behave 的組態所指定的實體-架構對。如果您的設計包含 PLL 核心，請使用 1ps 解析度：
vsim-t ps
對於前amp樂：
vsim-t ps 測試添加器行為

結構模擬
使用以下步驟執行結構模擬。

產生結構化 VHDL 網表。如果您正在使用 Synopsys Design Compiler，請使用此工具產生結構化 VHDL 網表。
如果您正在使用其他綜合工具，請使用 file 在您的專案中自動產生。一些設計系列可讓您生成 file直接從工具>匯出>網頁表選單中。
筆記： 產生的 VHDL 對所有連接埠使用 std_logic。總線連接埠的位元順序與它們在 EDIF 網表中出現的順序相同。
VITAL 圖書館的地圖。執行以下命令映射編譯好的VITAL函式庫。
虛擬地圖$ALSDIR\lib\vtl\95\mti\

編譯結構網表。編譯您的 VHDL 設計與測試平台 file秒。以下命令示範如何編譯 VHDL 設計和測試平台 files:
vcom-just e-93 .vhd
vcom-只是一個-93 .vhd
唯康.vhd
筆記： 首先，應用程式編譯實體。然後，它會編譯架構，就像某些工具編寫的 VHDL 網表所要求的那樣。
運行結構模擬。要模擬您的設計，請輸入：vsim
對於前ample: vsim test_adder_structure
將模擬測試台中名為 test_adder_structure 的配置所指定的實體-架構對。
如果您的設計包含 PLL 核心，請使用 1ps 解析度：vsim -t ps
對於前amp例： vsim -t ps test_adder_structure

時序仿真
要執行時序仿真：

如果您還沒有這樣做，請反向註釋您的設計並建立測試平台。
若要使用 V-System 或 ModelSim 模擬器執行時序仿真，請編譯 VHDL 設計與測試平台 files，如果它們尚未為結構模擬進行編譯，則運行模擬。以下命令示範如何編譯 VHDL 設計和測試平台 files:
vcom-just e-93 .vhd
vcom-只是一個-93 .vhd
唯康.vhd
注意：執行上述步驟時，首先編譯實體，然後編譯架構，這是某些工具編寫的 VHDL 網表所必需的。
使用 SDF 中的時序資訊執行反標模擬 file。類型：vsim -sdf[max|typ|min] / = .sdf-c
這選項指定設計中反向註釋開始的實例的區域（或路徑）。您可以使用它來指定您希望反向註釋的大型系統設計或測試台中的特定 FPGA 實例。例如ample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
在這個前amp例如，實體加法器已在測試台中實例化為實例“uut”。測試台中名為「test_adder_structural」的配置指定的實體架構對將使用 SDF 中指定的最大延遲進行模擬 file.
如果您的設計包含 PLL 核心，請使用 1ps 解析度：vsim -t ps -sdf[max|typ|min] / = .sdf-c
對於前amp例如： vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – 產品支持

美高森美 SoC 產品部為其產品提供各種支持服務，包括客戶服務、客戶技術支持中心、 web網站、電子郵件和全球銷售辦事處。
本附錄包含有關聯繫 Microsemi SoC 產品組和使用這些支持服務的信息。

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來自北美，請致電 800.262.1060
來自世界其他地方，請致電 650.318.4460
傳真，來自世界任何地方，408.643.6913

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Microsemi SoC 產品組的客戶技術支援中心配備了高技能的工程師，他們可以協助您解答有關 Microsemi SoC 產品的硬體、軟體和設計問題。客戶技術支援中心花費大量時間創建應用說明、常見設計週期問題的答案、已知問題的文件以及各種常見問題解答。因此，在聯繫我們之前，請訪問我們的線上資源。我們很可能已經回答了您的問題。

技術支援
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Web地點
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文件/資源

Microchip VHDL VITAL SoC 設計套件版本 [pdf] 使用者指南
版本 2024.2 至 12.0、VHDL VITAL SoC 設計套件版本、VHDL VITAL、SoC 設計套件版本、套件版本、版本

參考

使用者手冊

介紹

設定

設計流程

產生網表

使用 ModelSim 進行模擬

A – 產品支持

文件/資源

參考

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