VHDL VITAL™
Vodič za simulaciju

Uvod

Ovaj vodič za VHDL vitalnu simulaciju sadrži informacije o korištenju ModelSima za simulaciju dizajna za Microsemi SoC uređaje. Dodatne informacije o korištenju SoC softvera potražite u mrežnoj pomoći.
Informacije o izvođenju simulacije potražite u dokumentaciji priloženoj uz vaš simulator.

Pretpostavke dokumenta
Ovaj dokument pretpostavlja sljedeće:

1. Instalirali ste softver Libero SoC. Ovaj dokument je za Libero SoC softver v10.0 i noviji. Za prethodne verzije softvera pogledajte Vodič za vitalnu simulaciju naslijeđenog VHDL-a.
2. Instalirali ste svoj VHDL VITAL simulator.
3. Upoznati ste s UNIX radnim stanicama i operativnim sustavima ili s osobnim računalima i Windows operativnim okruženjima.
4. Upoznati ste s FPGA arhitekturom i softverom za dizajn FPGA.

Konvencije dokumenata
Ovaj dokument koristi sljedeće varijable:

• FPGA obiteljske knjižnice prikazane su kao . Po potrebi zamijenite željenu varijablu obitelji FPGA s obitelji uređaja. Na primjerample: vcom -rad .vhd
• Prevedene VHDL biblioteke prikazane su kao . Zamjena za željenu varijablu obitelji VHDL prema potrebi. VHDL jezik zahtijeva da imena knjižnica počinju alfa znakom.

Online pomoć
Microsemi SoC softver dolazi s internetskom pomoći. Online pomoć specifična za svaki softverski alat dostupna je iz izbornika Pomoć.

Postavljanje

Ovo poglavlje sadrži informacije o postavljanju simulatora ModelSim za simulaciju Microsemi SoC dizajna.
Ovo poglavlje uključuje softverske zahtjeve, korake koji opisuju kako sastaviti Microsemi SoC FPGA biblioteke i druge informacije o postavljanju za simulacijski alat koji koristite.

Softverski zahtjevi
Informacije u ovom vodiču odnose se na softver Microsemi Libero SoC v10.0 i noviji te VHDL simulatore usklađene s IEEE1076.
Osim toga, ovaj vodič sadrži informacije o korištenju simulatora ModelSim.
Za specifične informacije o tome koje verzije ovo izdanje podržava, idite na sustav tehničke podrške na Microsemi web web mjesto (http://www.actel.com/custsup/search.html) i pretražite ključnu riječ treća strana.

ModelSim
Budući da se put instalacije razlikuje za svakog korisnika i svaku instalaciju, ovaj dokument koristi $ALSDIR za označavanje mjesta na kojem je softver instaliran. Ako ste korisnik Unixa, jednostavno kreirajte varijablu okruženja pod nazivom ALSDIR i postavite njezinu vrijednost na instalacijsku stazu. Ako ste korisnik Windowsa, zamijenite $ALSDIR instalacijskom stazom u naredbama.
Upotrijebite sljedeću proceduru za kompajliranje biblioteka za simulatore ModelSim. Unesite UNIX naredbe u UNIX prompt. Upišite naredbe sustava Windows u naredbeni redak prozora transkripta ModelSim.
Naredbe u nastavku su za Windows. Da bi naredbe radile za UNIX, koristite kose crte naprijed umjesto kose crte unatrag.

Ovaj postupak kompilira Microsemi VITAL biblioteku u $ALSDIR\lib\vtl\95\mti direktoriju. Morate sastaviti modele FPGA knjižnica kako bi VITAL knjižnice ispravno radile.
Bilješka: Ako već postoji MTI direktorij u $ALSDIR\lib\vtl\95 direktoriju, kompajlirane biblioteke mogu biti prisutne i možda nećete morati izvršiti sljedeći postupak.

1. Napravite biblioteku pod nazivom mti u direktoriju $ALSDIR\lib\vtl\95.
2. Pozovite simulator ModelSim (samo za Windows).
3. Promijenite u direktorij $ALSDIR\lib\vtl\95\mti. Unesite sljedeću naredbu na upit: cd $ALSDIR\lib\vtl\95\mti
4. Stvorite a obiteljska biblioteka. Unesite sljedeću naredbu na prompt: vlib
5. Mapirajte VITALnu knjižnicu na imenik. Unesite sljedeću naredbu na upit: vmap $ALSDIR\lib\vtl\95\mti\
6. Sastavite svoje VITALNE biblioteke.
   vcom -rad ../ .vhd
   Na primjerample, da kompajlirate biblioteku 40MX za vaš simulator, upišite sljedeću naredbu: vcom -work a40mx ../40mx.vhd
7. (Izborno) Sastavite knjižnicu migracije. Izvedite ovaj korak samo ako trebate koristiti knjižnicu za migraciju. Upišite sljedeću naredbu u prompt: vcom -work ../ _mig.vhd

Tijek dizajna

Ovo poglavlje opisuje tijek dizajna za simulaciju dizajna s VHDL VITAL-kompatibilnim alatom za simulaciju.

VHDL VITAL Design Flow
VHDL VITAL tijek dizajna ima četiri glavna koraka:

1. Stvorite dizajn
2. Dizajn implementacije
3. Programiranje
4. Provjera sustava

Sljedeći odjeljci detaljno opisuju ove korake.

Stvorite dizajn
Tijekom izrade/provjere dizajna, dizajn se bilježi u VHDL izvoru RTL razine (ponašanja) file.
Nakon snimanja dizajna, možete izvesti simulaciju ponašanja VHDL-a file da provjerite je li VHDL kod točan. Kod se zatim sintetizira u (strukturnu) VHDL listu mreža na razini vrata. Nakon sinteze možete izvesti opcionalnu strukturnu simulaciju dizajna prije izgleda. Konačno, generira se EDIF popis mreža za korištenje u Libero SoC-u, a VHDL strukturni post-layout popis mreža se generira za simulaciju vremena u VHDL VITAL-kompatibilnom simulatoru.

Unos VHDL izvora
Unesite svoj izvor VHDL dizajna pomoću uređivača teksta ili HDL uređivača osjetljivog na kontekst. Vaš izvor VHDL dizajna može sadržavati konstrukcije RTL razine, kao i instancije strukturnih elemenata, kao što su Libero SoC jezgre.

Simulacija ponašanja
Izvedite simulaciju ponašanja svog dizajna prije sinteze. Simulacija ponašanja provjerava funkcionalnost vašeg VHDL koda. Obično koristite nulta kašnjenja i standardni VHDL ispitni uređaj za pokretanje simulacije. Informacije o izvođenju funkcionalne simulacije potražite u dokumentaciji priloženoj uz vaš alat za simulaciju.

Sinteza
Nakon što ste kreirali svoj izvor ponašanja VHDL dizajna, morate ga sintetizirati. Sinteza transformira bihevioralni VHDL file u popis mreža na razini vrata i optimizira dizajn za ciljanu tehnologiju. Dokumentacija uključena u vaš alat za sintezu sadrži informacije o izvođenju sinteze dizajna.

EDIF Netlist Generation
Nakon što ste izradili, sintetizirali i potvrdili svoj dizajn, softver generira EDIF netlist za mjesto i rutu u Libero SoC-u.
Ova EDIF lista mreža također se koristi za generiranje strukturne VHDL liste mreža za korištenje u strukturnoj simulaciji.

Generiranje strukturne VHDL liste mreža
Libero SoC generira VHDL netlist na razini vrata iz vašeg EDIF netlist-a za korištenje u strukturnoj simulaciji prelayouta nakon sinteze.
The file dostupan je u direktoriju /synthesis ako simulaciju želite izvesti ručno.
Strukturna simulacija
Izvedite strukturnu simulaciju prije postavljanja i usmjeravanja. Strukturna simulacija provjerava funkcionalnost vašeg strukturalnog VHDL popisa mreža nakon sinteze prije izgleda. Koriste se kašnjenja jedinica uključena u sastavljene biblioteke Libero SoC VITAL. Za informacije o izvođenju strukturne simulacije pogledajte dokumentaciju koja je uključena u vaš alat za simulaciju.

Dizajn implementacije
Tijekom implementacije dizajna, postavljate i usmjeravate dizajn koristeći Libero SoC. Osim toga, možete izvršiti analizu vremena. Nakon postavljanja mjesta i rute, izvedite simulaciju izgleda stupova (vremena) pomoću VHDL VITAL-kompatibilnog simulatora.
Programiranje
Programirajte uređaj pomoću softvera za programiranje i hardvera iz Microsemi SoC-a ili podržanog sustava za programiranje treće strane. Za informacije o programiranju Microsemi SoC uređaja pogledajte mrežnu pomoć programera.
Provjera sustava
Možete izvršiti provjeru sustava na programiranom uređaju pomoću dijagnostičkog alata Silicon Explorer.
Pogledajte Silicon Explorer Quick Start za informacije o korištenju Silicon Explorera.

Generiranje popisa mreža

Ovo poglavlje opisuje postupke za generiranje EDIF i strukturnih VHDL popisa mreža.
Generiranje EDIF popisa mreža
Nakon snimanja vaše sheme ili sintetiziranja vašeg dizajna, generirajte EDIF popis mreža iz vašeg alata za snimanje ili sintezu sheme. Koristite EDIF netlist za mjesto i rutu. Za informacije o generiranju EDIF popisa mreža pogledajte dokumentaciju uključenu u vaš alat za snimanje sheme ili sintezu.
Generiranje strukturne VHDL liste mreža
Strukturna VHDL lista mreža filese generiraju automatski kao dio vašeg Libero SoC projekta.
Možete pronaći svoj VHDL netlist files u /synthesis direktoriju vašeg Libero projekta. Na primjerample, ako je direktorij vašeg projekta nazvan projekt1, onda je vaš popis mreža filesu u /projekt1/sintezi.
Neke vam obitelji omogućuju njihov izvoz files ručno za korištenje u vanjskim alatima. Ako vaš uređaj podržava ovu značajku, možete izvesti popis mreža files iz Alati > Izvoz > Popis mreža.

Simulacija s ModelSimom

Ovo poglavlje opisuje korake za izvođenje simulacije ponašanja, strukture i vremena pomoću simulatora ModelSim.
Prikazani postupci su za PC. Isti postupci postavljanja rade na sličan način za UNIX. Koristite kose crte naprijed umjesto kosih crta unatrag. Za PC, upišite naredbe u MTI prozor. Za UNIX, upišite naredbe u UNIX prozor.

Simulacija ponašanja
Koristite sljedeći postupak za izvođenje simulacije ponašanja dizajna. Pogledajte dokumentaciju
uključen u vaš alat za simulaciju za dodatne informacije o izvođenju simulacije ponašanja.

1. Pozovite svoj ModelSim simulator. (samo PC)
2. Promijenite direktorij u direktorij vašeg projekta. Ovaj direktorij mora sadržavati vaš VHDL dizajn files i ispitni stol. Tip: cd
3. Karta do Knjižnice. Ako su neke jezgre instancirane u vašem VHDL izvoru, upišite sljedeću naredbu da ih mapirate u kompajliranu VITAL biblioteku: vmap $ALSDIR\lib\vtl\95\mti\
   Za referencu obiteljske biblioteke u vašem VHDL dizajnu files, dodajte sljedeće retke svom VHDL dizajnu files: knjižnica ; koristiti .komponente.sve;
4. Napravite imenik "posao". Vrsta: vlib rad
5. Karta u imenik "posao". Upišite sljedeću naredbu: vmap work .\work
6. Izvedite simulaciju ponašanja vašeg dizajna. Za izvođenje simulacije ponašanja pomoću vašeg VSystem ili ModelSim simulatora, kompajlirajte svoj VHDL dizajn i testni uređaj files i pokrenite simulaciju. Za hijerarhijske dizajne, sastavite blokove dizajna niže razine prije blokova dizajna više razine.

Sljedeće naredbe pokazuju kako kompajlirati VHDL dizajn i testni sustav files:
vcom -93 .vhd
vcom -93 .vhd

Za simulaciju dizajna upišite:
vsim
Na primjerampono:
vsim test_adder_behave
Par entitet-arhitektura određen konfiguracijom pod nazivom test_adder_behave u testnoj platformi bit će simuliran. Ako vaš dizajn sadrži PLL jezgru, koristite rezoluciju od 1 ps:
vsim -t ps
Na primjerampono:
vsim -t ps test_adder_behave

Strukturna simulacija
Koristite sljedeći postupak za izvođenje strukturne simulacije.

1. Generirajte strukturnu VHDL listu mreža. Ako koristite Synopsys Design Compiler, generirajte strukturni VHDL popis mreža pomoću ovog alata.
   Ako koristite druge alate za sintezu, generirajte VHDL na razini vrata iz vašeg EDIF popisa mreža pomoću file automatski generiran u vašem projektu. Neke obitelji dizajna omogućuju vam stvaranje files izravno iz izbornika Alati > Izvoz > Popis mreža.
   Bilješka: Generirani VHDL koristi std_logic za sve priključke. Priključci sabirnice bit će u istom redoslijedu bitova kako se pojavljuju u EDIF popisu mreža.
2. Karta do knjižnice VITAL. Izvedite sljedeću naredbu za mapiranje kompajlirane VITAL biblioteke.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Sastavite strukturnu listu mreža. Sastavite svoj VHDL dizajn i testni stol files. Sljedeće naredbe pokazuju kako kompajlirati VHDL dizajn i testni sustav files:
   vcom -samo e -93 .vhd
   vcom -samo -93 .vhd
   vcom .vhd
   Bilješka: Prvo, aplikacija kompilira entitete. Zatim kompilira arhitekture, kako je potrebno za VHDL popise mreža koje pišu neki alati.
4. Pokrenite strukturnu simulaciju. Da biste simulirali svoj dizajn, upišite: vsim
   Na primjerample: vsim test_adder_structure
   Par entitet-arhitektura određen konfiguracijom pod nazivom test_adder_structure u testnoj platformi bit će simuliran.
   Ako vaš dizajn sadrži PLL jezgru, koristite rezoluciju od 1ps: vsim -t ps
   Na primjerample: vsim -t ps test_struktura_zbrajatelja

Simulacija vremena
Za izvođenje simulacije vremena:

1. Ako to niste učinili, komentirajte svoj dizajn i izradite svoj testni uređaj.
2. Za izvođenje vremenske simulacije korištenjem vašeg V-System ili ModelSim simulatora, sastavite svoj VHDL dizajn i testni uređaj files, ako već nisu kompajlirani za strukturnu simulaciju, i pokrenite simulaciju. Sljedeće naredbe pokazuju kako kompajlirati VHDL dizajn i testni sustav files:
   vcom -samo e -93 .vhd
   vcom -samo -93 .vhd
   vcom .vhd
   Napomena: Izvođenjem prethodnih koraka prvo se kompajliraju entiteti, a zatim i arhitekture, kao što je potrebno za VHDL popise mreža koje pišu neki alati.
3. Pokrenite simulaciju povratne napomene koristeći informacije o vremenu u SDF-u file. Tip: vsim -sdf[max|typ|min] / = .sdf -c
   The opcija specificira regiju (ili put) do instance u dizajnu gdje počinje povratna napomena. Možete ga upotrijebiti za navođenje određene FPGA instance u većem dizajnu sustava ili testnoj platformi koju želite označiti. Na primjerample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   U ovom prample, zbrajalo entiteta instancirano je kao instanca "uut" u ispitnom okruženju. Par entitet-arhitektura određen konfiguracijom pod nazivom "test_adder_structural" u testnoj platformi bit će simuliran korištenjem maksimalnih odgoda navedenih u SDF-u file.
   Ako vaš dizajn sadrži PLL jezgru, koristite rezoluciju od 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Na primjerample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Podrška za proizvod

Microsemi SoC Products Group podupire svoje proizvode raznim uslugama podrške, uključujući Službu za korisnike, Centar za tehničku podršku za korisnike, webstranice, elektroničke pošte i prodajnih ureda diljem svijeta.
Ovaj dodatak sadrži informacije o kontaktiranju Microsemi SoC Products Group i korištenju ovih usluga podrške.

Služba za korisnike
Obratite se korisničkoj službi za netehničku podršku proizvoda, kao što su cijene proizvoda, nadogradnje proizvoda, ažurirane informacije, status narudžbe i autorizacija.
Iz Sjeverne Amerike nazovite 800.262.1060
Iz ostatka svijeta nazovite 650.318.4460
Faks, s bilo kojeg mjesta u svijetu, 408.643.6913

Centar za tehničku podršku korisnicima
Microsemi SoC Products Group zapošljava svoj Centar za tehničku podršku korisnicima s visoko kvalificiranim inženjerima koji vam mogu pomoći odgovoriti na vaša pitanja o hardveru, softveru i dizajnu o Microsemi SoC proizvodima. Centar za tehničku podršku korisnicima troši mnogo vremena stvarajući bilješke o aplikaciji, odgovore na uobičajena pitanja ciklusa dizajna, dokumentaciju o poznatim problemima i razna često postavljana pitanja. Dakle, prije nego što nas kontaktirate, posjetite naše mrežne resurse. Vrlo je vjerojatno da smo već odgovorili na vaša pitanja.

Tehnička podrška
Posjetite korisničku podršku webweb mjesto (www.microsemi.com/soc/support/search/default.aspx) za više informacija i podršku. Mnogi odgovori dostupni su na pretraživom web resurs uključuje dijagrame, ilustracije i poveznice na druge resurse na webmjesto.

Webmjesto
Možete pregledavati razne tehničke i netehničke informacije na SoC početnoj stranici, na www.microsemi.com/soc.

Kontaktiranje Centra za tehničku podršku korisnicima
Visoko kvalificirani inženjeri rade u Centru za tehničku podršku. Centar za tehničku podršku može se kontaktirati e-poštom ili putem Microsemi SoC Products Group webmjesto.
E-mail
Svoja tehnička pitanja možete poslati na našu adresu e-pošte i dobiti odgovore e-poštom, faksom ili telefonom. Također, ako imate problema s dizajnom, svoj dizajn možete poslati e-poštom files primati pomoć.
Konstantno pratimo račun e-pošte tijekom dana. Kada nam šaljete svoj zahtjev, obavezno navedite svoje puno ime, naziv tvrtke i podatke za kontakt radi učinkovite obrade vašeg zahtjeva.
E-mail adresa tehničke podrške je soc_tech@microsemi.com.

Moji slučajevi
Korisnici Microsemi SoC Products Group mogu predati i pratiti tehničke slučajeve online odlaskom na My Cases.
Izvan SAD-a
Korisnici koji trebaju pomoć izvan američkih vremenskih zona mogu kontaktirati tehničku podršku putem e-pošte (soc_tech@microsemi.com) ili kontaktirajte lokalni prodajni ured. Popisi prodajnih ureda mogu se pronaći na www.microsemi.com/soc/company/contact/default.aspx.

ITAR tehnička podrška
Za tehničku podršku za RH i RT FPGA koji su regulirani međunarodnim propisima o prometu oružjem (ITAR), kontaktirajte nas putem soc_tech_itar@microsemi.com. Alternativno, unutar Moji slučajevi odaberite Da na padajućem popisu ITAR. Za potpuni popis ITAR reguliranih Microsemi FPGA, posjetite ITAR web stranica.

Sjedište tvrtke Microsemi
One Enterprise, Aliso Viejo CA 92656 SAD
Unutar SAD-a: +1 949-380-6100
Prodaja: +1 949-380-6136
Faks: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) nudi sveobuhvatan portfelj poluvodičkih rješenja za: zrakoplovstvo, obranu i sigurnost; poduzetništvo i komunikacije; te tržišta industrijske i alternativne energije. Proizvodi uključuju analogne i RF uređaje visokih performansi, visoke pouzdanosti, mješovite signale i RF integrirane sklopove, prilagodljive SoC-ove, FPGA-e i kompletne podsustave. Microsemi ima sjedište u Aliso Viejo, Kalifornija. Saznajte više na www.microsemi.com.

© 2012 Microsemi Corporation. Sva prava pridržana. Microsemi i Microsemi logo su zaštitni znaci Microsemi Corporation. Svi ostali zaštitni znakovi i znakovi usluga vlasništvo su svojih vlasnika.
5-57-9006-12/11.12

Dokumenti / Resursi

Microchip VHDL VITAL SoC Design Suite verzije [pdf] Korisnički priručnik Verzije 2024.2 do 12.0, VHDL VITAL SoC Design Suite verzije, VHDL VITAL, SoC Design Suite verzije, Suite verzije, verzije

Reference

• korisnički priručnik