VHDL VITAL™
Rêbernameya Simulasyonê

Pêşkêş

This VHDL Vital Simulation Guide contains information about using the ModelSim to simulate designs for Microsemi SoC devices. Refer to the online help for additional information about using the SoC software.
Refer to the documentation included with your simulator for information about performing simulation.

Texmînên Belge
This document assumes the following:

1. You have installed the Libero SoC software. This document is for Libero SoC software v10.0 and above. For previous versions of software, see the Legacy VHDL Vital Simulation Guide.
2. You have installed your VHDL VITAL simulator.
3. You are familiar with UNIX workstations and operating systems or with PCs and Windows operating environments.
4. You are familiar with FPGA architecture and FPGA design software.

Peymanên Belge
This document uses the following variables:

• FPGA family libraries are shown as <act_fam>. Substitute the desired FPGA family variable with the device family as needed. For example: vcom -work <vhd_fam> <act_fam>.vhd
• Compiled VHDL libraries are shown as <vhd_fam>. Substitute <vhd_fam> for the desired VHDL family variable as needed. The VHDL language requires that the library names begin with an alpha character.

Alîkariya serhêl
Nermalava Microsemi SoC bi alîkariya serhêl tê. Alîkariya serhêl a taybetî ji bo her amûrek nermalavê ji pêşeka Alîkariyê heye.

Damezirandin

This chapter contains information on setting up the ModelSim simulator to simulate Microsemi SoC designs.
This chapter includes software requirements, steps describing how to compile Microsemi SoC FPGA libraries, and other setup information for the simulation tool you use.

Pêdiviyên Nivîsbariyê
The information in this guide applies to the Microsemi Libero SoC Software v10.0 and above and IEEE1076-compliant VHDL simulators.
Additionally, this guide contains information about using ModelSim simulators.
For specific information about which versions this release supports, go to the technical support system on the Microsemi web malper (http://www.actel.com/custsup/search.html) and search the keyword third party.

ModelSim
Since the installation path varies for each user and each installation, this document uses $ALSDIR to indicate the location where the software is installed. If you are a Unix user, simply create an environment variable called ALSDIR and set its value to the installation path. If you are a Windows user, replace $ALSDIR with the installation path in the commands.
Use the following procedure to compile libraries for the ModelSim simulators. Type UNIX commands at the UNIX prompt. Type Windows commands on the command line of the ModelSim Transcript window.
The commands below are for Windows. To make the commands work for UNIX, use forward slashes instead of back slashes.

This procedure compiles a Microsemi VITAL library in the $ALSDIR\lib\vtl\95\mti directory. You must compile the FPGA library models for the VITAL libraries to work properly.
Not: If there is already an MTI directory in the $ALSDIR\lib\vtl\95 directory, compiled libraries may be present, and you may not need to perform the following procedure.

1. Create a library called mti in the $ALSDIR\lib\vtl\95 directory.
2. Invoke the ModelSim simulator (Windows only).
3. Change to the $ALSDIR\lib\vtl\95\mti directory. Enter the following command at the prompt: cd $ALSDIR\lib\vtl\95\mti
4. Create a <vhd_fam> family library. Enter the following command at the prompt: vlib <vhd_fam>
5. Map the VITAL libray to the <vhd_fam> directory. Enter the following command at the prompt: vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
6. Compile your VITAL libraries.
   vcom -kar ../ .vhd
   Ji bo example, to compile the 40MX library for your simulator, type the following command: vcom -work a40mx ../40mx.vhd
7. (Optional) Compile the migration library. Only perform this step if you need to use the migration library. Type the following command at the prompt: vcom -work <vhd_fam> ../<act_fam>_mig.vhd

Design Flow

Ev beş herikîna sêwiranê ji bo simulkirina sêwiranan bi amûrek simulasyonê ya lihevhatî ya VHDL VITAL vedibêje.

VHDL VITAL Design Flow
The VHDL VITAL design flow has four main steps:

1. Create Design
2. Pêkanîna Design
3. Programming
4. Verification System

Beşên jêrîn van gavan bi hûrgulî vedibêjin.

Create Design
Di dema afirandina sêwiranê / verastkirinê de, sêwiranek di çavkaniyek VHDL-asta RTL (behremendî) de tê girtin. file.
After capturing the design, you can perform a behavioral simulation of the VHDL file ji bo verastkirina ku koda VHDL rast e. Dûv re kod di navnîşek torê ya VHDL-a-asta derî (struktural) de tête sentez kirin. Piştî sentezkirinê, hûn dikarin simulasyonek strukturî ya sêwiranê ya vebijarkî ya pêş-sazkirinê pêk bînin. Di dawiyê de, navnîşek torê ya EDIF ji bo karanîna di Libero SoC de tê çêkirin û navnîşek torê ya strukturel a VHDL ji bo simulasyona demjimêrê di simulatorek lihevhatî ya VHDL VITAL de tê çêkirin.

Têketina Çavkaniya VHDL
Çavkaniya sêwirana VHDL-ya xwe bi karanîna edîtorek nivîsê an edîtorek HDL-hesas-conteks têkevin. Çavkaniya sêwirana weya VHDL dikare avahiyên asta RTL-ê, û her weha nimûneyên hêmanên avahîsaziyê, wek navgînên Libero SoC, hebe.

Simulasyona Behavioral
Perform a behavioral simulation of your design before synthesis. Behavioral simulation verifies the functionality of your VHDL code. Typically, you use zero delays and a standard VHDL test bench to drive simulation. Refer to the documentation included with  your simulation tool for information about performing functional simulation.

Synthesis
Piştî ku we çavkaniya sêwirana VHDL ya behremendî çêkir, divê hûn wê sentez bikin. Sentez VHDL-ya tevgerê vediguherîne file into a gate-level netlist and optimizes the design for a target technology. The documentation included with your synthesis tool  contains information about performing design synthesis.

EDIF Netlist Generation
After you have created, synthesized, and verified your design, software generates an EDIF netlist for place-and-route in Libero SoC.
This EDIF netlist is also used to generate a structural VHDL netlist for use in structural simulation.

Structural VHDL Netlist Generation
Libero SoC generates a gate-level VHDL netlist from your EDIF netlist for use in post-synthesis prelayout structural simulation.
Ew file is available in the /synthesis directory if you wish to perform simulation manually.
Simulation Structural
Perform a structural simulation before placing-and-routing. Structural simulation verifies the functionality of your post-synthesis pre-layout structural VHDL netlist. Unit delays included in the compiled Libero SoC VITAL libraries are used. Refer to the documentation included with your simulation tool for information about performing structural simulation.

Pêkanîna Design
Di dema pêkanîna sêwiranê de, hûn sêwiranek bi karanîna Libero SoC cîh-û-rêve dikin. Wekî din, hûn dikarin analîza demê bikin. Piştî cîh-û-rê, bi simulatorek lihevhatî ya VHDL VITAL-ê simulasyona nexşeya postê (demjimêr) pêk bînin.
Programming
Program a device with programming software and hardware from Microsemi SoC or a supported thirdparty programming system. Refer to the programmer online help for information about programming a Microsemi SoC device.
Verification System
You can perform system verification on a programmed device using the Silicon Explorer diagnostic tool.
Refer to the Silicon Explorer Quick Start for information about using the Silicon Explorer.

Generating Netlists

Ev beş prosedurên ji bo hilberîna tora EDIF û netlîstên VHDL-ya strukturel vedibêje.
Hilberîna Netlîstek EDIF
Piştî ku şematîka xwe girtin an sêwirana xwe sentez kirin, ji amûra girtina şematî an hevrêziya xwe navnîşek torê ya EDIF biafirînin. Ji bo cîh-û-rêya tora EDIF-ê bikar bînin. Ji bo agahdariya di derbarê çêkirina navnîşek torê ya EDIF de, li belgeyên ku bi amûra xweya xêzkirina an hevsazkirinê ve girêdayî ye, binihêrin.
Hilberîna Netlîstek VHDL ya Struktural
Netlista Struktural VHDL files are generated automatically as part of your Libero SoC project.
You can find your VHDL netlist files di pelrêça /synthesis ya projeya weya Libero de ye. Ji bo example, heke pelrêça projeya we bi navê project1 be, wê hingê navnîşa weya net files are in /project1/synthesis.
Some families enable you to export these files bi destan ji bo bikaranîna di amûrên derve. Ger cîhaza we vê taybetmendiyê piştgirî dike hûn dikarin netlîstê derxînin files ji Tools> Export> Netlist.

Simulasyon bi ModelSim

This chapter describes steps to perform behavioral, structural and timing simulation using the ModelSim simulator.
The procedures shown are for PC. The same setup procedures work similarly for UNIX. Use forward slashes in place of back slashes. For PC, type commands into the MTI window. For UNIX, type commands into a UNIX window.

Simulasyona Behavioral
Use the following procedure to perform a behavioral simulation of a design. Refer to the documentation
included with your simulation tool for additional information about performing behavioral simulation.

1. Invoke your ModelSim simulator. (PC only)
2. Change directory to your project directory. This directory must include your VHDL design files and testbench. Type: cd <project_dir>
3. Map to the Library. If any cores are instantiated in your VHDL source, type the following command to map them to the compiled VITAL library: vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
   To reference the family library in your VHDL design files, rêzikên jêrîn li sêwirana xweya VHDL zêde bikin files: library <vhd_fam>; use <vhd_fam>.components.all;
4. Create a “work” directory. Type: vlib work
5. Map to the “work” directory. Type the following command: vmap work .\work
6. Perform a behavioral simulation of your design. To perform a behavioral simulation using your VSystem or ModelSim simulator, compile your VHDL design and testbench files û simulasyonek bimeşînin. Ji bo sêwiranên hiyerarşîk, blokên sêwirana asta jêrîn berî blokên sêwirana asta bilind berhev bikin.

Fermanên jêrîn destnîşan dikin ka meriv çawa sêwirana VHDL û testbench berhev dike files:
vcom -93 <behavioral>.vhd
vcom -93 <test_bench>.vhd

Ji bo simulasyona sêwiranê, binivîsin:
vsim
Ji bo example:
vsim test_adder_behave
Cotê entity-architecture ku ji hêla veavakirina bi navê test_adder_behave di qada testê de hatî destnîşan kirin dê were şimandin. Ger sêwirana we bingehek PLL heye, çareseriyek 1ps bikar bînin:
vsim -t ps
Ji bo example:
vsim -t ps test_adder_behave

Simulation Structural
Use the following procedure to perform structural simulation.

1. Generate a structural VHDL netlist. If you are using Synopsys Design Compiler, generate a structural VHDL netlist using this tool.
   If you are using other synthesis tools, generate a gate-level VHDL from your EDIF netlist by using the file di projeya we de bixweber têne çêkirin. Hin malbatên sêwiranê dihêlin ku hûn çêbikin filerasterast ji pêşeka Tools> Export> Netlist.
   Not: The generated VHDL uses std_logic for all ports. The bus ports will be in the same bit order as they appear in the EDIF netlist.
2. Map to the VITAL library. Run the following command to map the compiled VITAL library.
   vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
3. Compile the structural netlist. Compile your VHDL design and testbench files. Fermanên jêrîn destnîşan dikin ka meriv çawa sêwirana VHDL û testbench berhev dike files:
   vcom -just e -93 <structural>.vhd
   vcom -just a -93 <structural>.vhd
   vcom <test_bench>.vhd
   Not: First, the application compiles the entities. Then, it compiles the architectures, as required for VHDL netlists written by some tools.
4. Run the structural simulation. To simulate your design, type: vsim <configuration_name>
   Ji bo example: vsim test_adder_structure
   The entity-architecture pair specified by the configuration named test_adder_structure in the testbench will be simulated.
   If your design contains a PLL core, use a 1ps resolution: vsim -t ps <configuration_name>
   Ji bo example: vsim -t ps test_adder_structure

Simulasyona Demjimêr
To perform timing simulation:

1. If you have not done so, back-annotate your design and create your testbench.
2. To perform a timing simulation using your V-System or ModelSim simulator, compile your VHDL design and testbench files, heke ew jixwe ji bo simulasyonek strukturel nehatibin berhev kirin, û simulasyonek bimeşînin. Fermanên jêrîn destnîşan dikin ka meriv çawa sêwirana VHDL û testbench berhev dike files:
   vcom -just e -93 <structural>.vhd
   vcom -just a -93 <structural>.vhd
   vcom <test_bench>.vhd
   Nîşe: Pêkanîna gavên berê pêşî saziyan û dûv re jî mîmariyan berhev dike, wekî ku ji bo torên VHDL yên ku ji hêla hin amûran ve hatine nivîsandin hewce ne.
3. Run the back-annotation simulation using the timing information in the SDF file. Type: vsim -sdf[max|typ|min] /<region>=<design name>.sdf -c <configuration_name>
   Ew vebijark herêmek (an rê) ji mînakek sêwiranek ku şirovekirina paşde dest pê dike diyar dike. Hûn dikarin wê bikar bînin da ku mînakek FPGA-ya taybetî di sêwirana pergalê an ceribandinek mezin a ku hûn dixwazin paşnav bikin de destnîşan bikin. Ji bo example: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   Di vê exampLe, lêzêdekera sazûmanê wekî mînaka "uut" di qada testê de hatî destnîşan kirin. Cotê sazûman-mîmarî ku ji hêla veavakirina bi navê "test_adder_structural" ve di qada testê de hatî destnîşan kirin dê bi karanîna derengiyên herî zêde yên ku di SDF-ê de hatine destnîşan kirin were şimkirin. file.
   If your design contains a PLL core, use a 1ps resolution: vsim -t ps -sdf[max|typ|min] /<region>=<design name>.sdf -c <configuration_name>
   Ji bo example: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A - Piştgiriya Hilberê

Koma Berhemên Microsemi SoC pişta xwe dide hilberên xwe bi karûbarên piştgirî yên cihêreng, di nav de Karûbarê Xerîdar, Navenda Piştgiriya Teknîkî ya Xerîdar, a webmalper, posta elektronîkî, û ofîsên firotanê yên li çaraliyê cîhanê.
Di vê pêvekê de agahdarî li ser têkiliya Microsemi SoC Products Group û karanîna van karûbarên piştgiriyê heye.

Balkeş bûn
Ji bo piştgiriya hilberê ne-teknîkî, wekî nirxê hilberê, nûvekirina hilberê, agahdariya nûvekirinê, rewşa fermanê, û destûrnameyê bi Karûbarê Xerîdar re têkilî daynin.
Ji Amerîkaya Bakur, telefon bikin 800.262.1060
Ji cîhana mayî, telefon bikin 650.318.4460
Faks, ji her derê cîhanê, 408.643.6913

Navenda Piştgiriya Teknîkî ya Mişterî
Microsemi SoC Products Group staffs its Customer Technical Support Center with highly skilled engineers who can help answer your hardware, software, and design questions about Microsemi SoC Products. The Customer Technical Support Center spends a great deal of time creating application notes, answers to common design cycle questions, documentation of known issues, and various FAQs.  So, before you contact us, please visit our online resources. It is very likely we have already answered your questions.

Piştgiriya Teknîkî
Serdana Piştgiriya Xerîdar bikin webmalper (www.microsemi.com/soc/support/search/default.aspx) ji bo bêtir agahdarî û piştgirî. Gelek bersivên li ser lêgerînê hene web çavkaniyê diagram, nîgar, û girêdanên çavkaniyên din ên li ser website.

Website
Hûn dikarin cûrbecûr agahdariya teknîkî û ne-teknîkî li ser rûpela malê ya SoC, li ser bigerin www.microsemi.com/soc.

Bi Navenda Piştgiriya Teknîkî ya Xerîdar re têkilî daynin
Endezyarên pir jêhatî Navenda Piştgiriya Teknîkî kar dikin. Navenda Piştgiriya Teknîkî dikare bi e-nameyê an bi Koma Berhemên Microsemi SoC ve were têkilî kirin website.
Email
Hûn dikarin pirsên xwe yên teknîkî bi navnîşana e-nameya me re ragihînin û bersivan bi e-name, faks, an têlefonê vegerînin. Di heman demê de, heke pirsgirêkên we yên sêwiranê hebin, hûn dikarin sêwirana xwe bi e-nameyê bişînin files ku alîkariyê werbigirin.
Em di tevahiya rojê de bi berdewamî hesabê e-nameyê dişopînin. Dema ku daxwaziya xwe ji me re dişînin, ji kerema xwe pê ewle bin ku navê xweya tevahî, navê pargîdanî, û agahdariya pêwendiya xwe ji bo pêvajoyek bikêrhatî ya daxwaza we bi nav bikin.
Navnîşana e-nameya piştgiriya teknîkî ye soc_tech@microsemi.com.

My Cases
Xerîdarên Koma Berhemên Microsemi SoC dikarin dozên teknîkî bi serhêl bişînin û bişopînin bi çûna My Cases.
Derveyî Dewletên Yekbûyî
Xerîdarên ku li derveyî deverên demjimêrên Dewletên Yekbûyî hewceyê alîkariyê ne dikarin bi e-nameyê bi piştgiriya teknîkî re têkilî daynin (soc_tech@microsemi.com) an bi nivîsgehek firotanê ya herêmî re têkilî daynin. Navnîşên ofîsa firotanê dikarin li ser werin dîtin www.microsemi.com/soc/company/contact/default.aspx.

Piştgiriya Teknîkî ya ITAR
Ji bo piştgiriya teknîkî ya li ser RH û RT FPGA-yên ku ji hêla Rêziknameya Trafîka Navneteweyî ya Çekan (ITAR) ve têne rêve kirin, bi me re têkilî daynin. soc_tech_itar@microsemi.com. Wekî din, di nav Dozên Min de, di navnîşa dakêşana ITAR de Erê hilbijêrin. Ji bo navnîşek bêkêmasî ya Microsemi FPGA-ya ITAR-rêkûpêkkirî, biçin serdana ITAR web rûpel.

Navenda Karsaziya Microsemi
Yek Enterprise, Aliso Viejo CA 92656 USA
Di nav Dewletên Yekbûyî de: +1 949-380-6100
Firotin: +1 949-380-6136
Faks: +1 949-215-4996

Pargîdaniya Microsemi (NASDAQ: MSCC) portfoliyoyek berfireh a çareseriyên nîvconductor pêşkêşî dike ji bo: feza, parastin û ewlehiyê; pargîdanî û ragihandinê; û bazarên enerjiya pîşesazî û alternatîf. Hilber amûrên analog û RF-ê yên bi performansa bilind, pêbaweriya bilind, sînyalên tevlihev û RF-yên yekbûyî, SoC-yên xwerû, FPGA, û bine pergalên bêkêmasî hene. Microsemi navenda wê li Aliso Viejo, Calif e. Zêdetir fêr bibin li www.microsemi.com.

© 2012 Microsemi Corporation. Hemû maf parastî ne. Microsemi û logoya Microsemi marqeyên Microsemi Corporation in. Hemî tîcarî û nîşaneyên karûbarê din milkê xwediyên wan ên têkildar in.
5-57-9006-12/11.12

Belge / Çavkanî

Microchip VHDL VITAL SoC Design Suite Guhertoyên [pdf] Rehbera bikaranînê Guhertoyên 2024.2 heta 12.0, Guhertoyên VHDL VITAL SoC Sêwirana Suite, VHDL VITAL, Guhertoyên Suite Sêwirana SoC, Guhertoyên Suite, Guhertoyên

Çavkanî

• Manual Bikarhêner