VHDL VITAL™
Guía de simulación

Introducción

Esta Guía de Simulación Vital VHDL contiene información sobre el uso de ModelSim para simular diseños de dispositivos SoC de Microsemi. Consulte la ayuda en línea para obtener más información sobre el uso del software SoC.
Consulte la documentación incluida con su simulador para obtener información sobre cómo realizar la simulación.

Supuestos del documento
Este documento asume lo siguiente:

1. Ha instalado el software Libero SoC. Este documento es para el software Libero SoC v10.0 y superior. Para versiones anteriores del software, consulte Guía de simulación vital de Legacy VHDL.
2. Has instalado tu simulador VHDL VITAL.
3. Está familiarizado con estaciones de trabajo y sistemas operativos UNIX o con PC y entornos operativos Windows.
4. Está familiarizado con la arquitectura FPGA y el software de diseño FPGA.

Convenciones de documentos
Este documento utiliza las siguientes variables:

• Las bibliotecas de la familia FPGA se muestran como Sustituya la variable de la familia FPGA deseada por la familia del dispositivo según sea necesario. Por ejemplo:ample: vcom-work .vhd
• Las bibliotecas VHDL compiladas se muestran como . Sustituto Para la variable de la familia VHDL deseada, según sea necesario. El lenguaje VHDL requiere que los nombres de las bibliotecas comiencen con un carácter alfabético.

Ayuda en línea
El software SoC de Microsemi incluye ayuda en línea. La ayuda específica para cada herramienta de software está disponible en el menú Ayuda.

Configuración

Este capítulo contiene información sobre cómo configurar el simulador ModelSim para simular diseños de SoC de Microsemi.
Este capítulo incluye requisitos de software, pasos que describen cómo compilar bibliotecas FPGA SoC de Microsemi y otra información de configuración para la herramienta de simulación que utilice.

Requisitos de software
La información de esta guía se aplica al software Microsemi Libero SoC v10.0 y superiores y a los simuladores VHDL compatibles con IEEE1076.
Además, esta guía contiene información sobre el uso de simuladores ModelSim.
Para obtener información específica sobre las versiones compatibles con esta versión, vaya al sistema de soporte técnico en Microsemi web sitiohttp://www.actel.com/custsup/search.html) y busque la palabra clave tercero.

Modelo Sim
Dado que la ruta de instalación varía según el usuario y la instalación, este documento utiliza $ALSDIR para indicar la ubicación donde se instala el software. Si es usuario de Unix, simplemente cree una variable de entorno llamada ALSDIR y asigne su valor a la ruta de instalación. Si es usuario de Windows, reemplace $ALSDIR con la ruta de instalación en los comandos.
Utilice el siguiente procedimiento para compilar bibliotecas para los simuladores de ModelSim. Escriba comandos UNIX en el símbolo del sistema. Escriba comandos de Windows en la línea de comandos de la ventana Transcripción de ModelSim.
Los siguientes comandos son para Windows. Para que funcionen en UNIX, use barras diagonales en lugar de barras invertidas.

Este procedimiento compila una biblioteca VITAL de Microsemi en el directorio $ALSDIR\lib\vtl\95\mti. Es necesario compilar los modelos de la biblioteca FPGA para que las bibliotecas VITAL funcionen correctamente.
Nota: Si ya existe un directorio MTI en el directorio $ALSDIR\lib\vtl\95, es posible que haya bibliotecas compiladas y no sea necesario realizar el siguiente procedimiento.

1. Cree una biblioteca llamada mti en el directorio $ALSDIR\lib\vtl\95.
2. Invocar el simulador ModelSim (sólo Windows).
3. Vaya al directorio $ALSDIR\lib\vtl\95\mti. Introduzca el siguiente comando en el indicador: cd $ALSDIR\lib\vtl\95\mti
4. Crear una Biblioteca familiar. Introduzca el siguiente comando en el indicador: vlib
5. Asigne la biblioteca VITAL a la directorio. Introduzca el siguiente comando en el indicador: vmap $ALSDIR\lib\vtl\95\mti\
6. Compila tus bibliotecas VITALES.
   vcom-trabajo ../ .vhd
   Por ejemploampEs decir, para compilar la biblioteca 40MX para su simulador, escriba el siguiente comando: vcom -work a40mx ../40mx.vhd
7. (Opcional) Compile la biblioteca de migración. Realice este paso solo si necesita usarla. Escriba el siguiente comando en el símbolo del sistema: vcom -work ../ _mig.vhd

Flujo de diseño

Este capítulo describe el flujo de diseño para simular diseños con una herramienta de simulación compatible con VHDL VITAL.

Flujo de diseño VHDL VITAL
El flujo de diseño VHDL VITAL tiene cuatro pasos principales:

1. Crear diseño
2. Diseño de implementos
3. Programación
4. Verificación del sistema

Las siguientes secciones detallan estos pasos.

Crear diseño
Durante la creación/verificación del diseño, se captura un diseño en una fuente VHDL de nivel RTL (conductual) file.
Después de capturar el diseño, puede realizar una simulación del comportamiento del VHDL file Para verificar la corrección del código VHDL, este se sintetiza en una lista de conexiones VHDL estructural a nivel de puerta. Tras la síntesis, se puede realizar una simulación estructural del diseño previa al diseño. Finalmente, se genera una lista de conexiones EDIF para su uso en el SoC Libero y una lista de conexiones estructural VHDL posterior al diseño para la simulación de tiempos en un simulador compatible con VHDL VITAL.

Entrada de código fuente VHDL
Ingrese su fuente de diseño VHDL mediante un editor de texto o un editor HDL contextual. Su fuente de diseño VHDL puede contener construcciones de nivel RTL, así como instancias de elementos estructurales, como núcleos SoC Libero.

Simulación del comportamiento
Realice una simulación de comportamiento de su diseño antes de la síntesis. La simulación de comportamiento verifica la funcionalidad de su código VHDL. Normalmente, se utilizan retardos cero y un banco de pruebas VHDL estándar para la simulación. Consulte la documentación incluida con su herramienta de simulación para obtener información sobre cómo realizar la simulación funcional.

Síntesis
Después de crear su fuente de diseño VHDL conductual, debe sintetizarla. La síntesis transforma el VHDL conductual. file En una lista de conexiones a nivel de puerta, optimiza el diseño para una tecnología objetivo. La documentación incluida con la herramienta de síntesis contiene información sobre cómo realizar la síntesis de diseño.

Generación de listas de conexiones EDIF
Después de haber creado, sintetizado y verificado su diseño, el software genera una lista de redes EDIF para ubicación y ruta en Libero SoC.
Esta lista de redes EDIF también se utiliza para generar una lista de redes VHDL estructural para su uso en simulación estructural.

Generación de listas de conexiones VHDL estructurales
Libero SoC genera una lista de redes VHDL a nivel de puerta a partir de su lista de redes EDIF para usar en la simulación estructural previa al diseño posterior a la síntesis.
El file está disponible en el directorio /synthesis si desea realizar la simulación manualmente.
Simulación estructural
Realice una simulación estructural antes de la colocación y el enrutamiento. La simulación estructural verifica la funcionalidad de su lista de conexiones VHDL estructural prediseño posterior a la síntesis. Se utilizan los retardos de unidad incluidos en las bibliotecas VITAL compiladas de Libero SoC. Consulte la documentación incluida con su herramienta de simulación para obtener información sobre cómo realizar la simulación estructural.

Diseño de implementos
Durante la implementación del diseño, se coloca y enruta un diseño utilizando Libero SoC. Además, se puede realizar un análisis de tiempos. Tras la colocación y el enrutamiento, se realiza una simulación posterior al diseño (tiempo) con un simulador compatible con VHDL VITAL.
Programación
Programe un dispositivo con software y hardware de programación de Microsemi SoC o un sistema de programación de terceros compatible. Consulte la ayuda en línea del programador para obtener información sobre la programación de un dispositivo Microsemi SoC.
Verificación del sistema
Puede realizar la verificación del sistema en un dispositivo programado utilizando la herramienta de diagnóstico Silicon Explorer.
Consulte la Guía de inicio rápido de Silicon Explorer para obtener información sobre el uso de Silicon Explorer.

Generación de listas de red

Este capítulo describe los procedimientos para generar listas de redes EDIF y VHDL estructurales.
Generación de una lista de conexiones EDIF
Tras capturar el esquema o sintetizar el diseño, genere una lista de conexiones EDIF desde su herramienta de captura o síntesis de esquemas. Úsela para la ubicación y el enrutamiento. Consulte la documentación incluida con su herramienta de captura o síntesis de esquemas para obtener información sobre cómo generar una lista de conexiones EDIF.
Generación de una lista de conexiones VHDL estructural
Lista de redes VHDL estructural fileLos s se generan automáticamente como parte de su proyecto Libero SoC.
Puedes encontrar tu lista de conexiones VHDL files en el directorio /synthesis de tu proyecto Libero. Por ejemploampes decir, si el directorio de su proyecto se llama proyecto1, entonces su lista de conexiones fileLos s están en /project1/synthesis.
Algunas familias te permiten exportar estos files manualmente para su uso en herramientas externas. Si su dispositivo admite esta función, puede exportar la lista de conexiones. files desde Herramientas > Exportar > Lista de conexiones.

Simulación con ModelSim

Este capítulo describe los pasos para realizar simulaciones de comportamiento, estructurales y de tiempo utilizando el simulador ModelSim.
Los procedimientos mostrados son para PC. Los mismos procedimientos de configuración funcionan de forma similar para UNIX. Use barras diagonales en lugar de barras invertidas. Para PC, escriba los comandos en la ventana MTI. Para UNIX, escriba los comandos en una ventana UNIX.

Simulación del comportamiento
Utilice el siguiente procedimiento para realizar una simulación del comportamiento de un diseño. Consulte la documentación.
incluido con su herramienta de simulación para obtener información adicional sobre cómo realizar simulaciones de comportamiento.

1. Invoque su simulador ModelSim. (Solo para PC)
2. Cambie al directorio de su proyecto. Este directorio debe incluir su diseño VHDL. files y banco de pruebas. Tipo: CD
3. Asignar a la biblioteca. Si hay núcleos instanciados en su fuente VHDL, escriba el siguiente comando para asignarlos a la biblioteca VITAL compilada: vmap $ALSDIR\lib\vtl\95\mti\
   Para hacer referencia a la biblioteca familiar en su diseño VHDL files, agregue las siguientes líneas a su diseño VHDL files: biblioteca ; usar .componentes.todos;
4. Cree un directorio "work". Escriba: vlib work
5. Asignar al directorio "work". Escriba el siguiente comando: vmap work .\work
6. Realice una simulación del comportamiento de su diseño. Para realizar una simulación con su simulador VSystem o ModelSim, compile su diseño VHDL y el banco de pruebas. files y ejecutar una simulación. Para diseños jerárquicos, compile los bloques de diseño de nivel inferior antes que los de nivel superior.

Los siguientes comandos demuestran cómo compilar el diseño y el banco de pruebas de VHDL files:
vcom-93 .vhd
vcom-93 .vhd

Para simular el diseño, escriba:
simulador de vsim
Por ejemploampen:
comportamiento del sumador de pruebas vsim
Se simulará el par entidad-arquitectura especificado por la configuración test_adder_behave en el banco de pruebas. Si su diseño contiene un núcleo PLL, utilice una resolución de 1ps:
vsim -t ps
Por ejemploampen:
vsim -t ps prueba_comportamiento_del_sumador

Simulación estructural
Utilice el siguiente procedimiento para realizar la simulación estructural.

1. Genere una lista de conexiones VHDL estructural. Si utiliza Synopsys Design Compiler, genere una lista de conexiones VHDL estructural con esta herramienta.
   Si está utilizando otras herramientas de síntesis, genere un VHDL a nivel de puerta desde su lista de conexiones EDIF utilizando el file generados automáticamente en su proyecto. Algunas familias de diseño le permiten generar el files directamente desde el menú Herramientas > Exportar > Lista de conexiones.
   Nota: El VHDL generado utiliza std_logic para todos los puertos. Los puertos de bus estarán en el mismo orden de bits que aparecen en la lista de conexiones EDIF.
2. Asignar a la biblioteca VITAL. Ejecute el siguiente comando para asignar la biblioteca VITAL compilada.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Compila la lista de conexiones estructural. Compila tu diseño VHDL y banco de pruebas. files. Los siguientes comandos demuestran cómo compilar el diseño y el banco de pruebas de VHDL. files:
   vcom -just e -93 .vhd
   vcom -solo un -93 .vhd
   vcom .vhd
   Nota: Primero, la aplicación compila las entidades. Luego, compila las arquitecturas, como se requiere para las listas de conexiones VHDL creadas por algunas herramientas.
4. Ejecute la simulación estructural. Para simular su diseño, escriba: vsim
   Por ejemploample: vsim prueba_adder_structure
   Se simulará el par entidad-arquitectura especificado por la configuración denominada test_adder_structure en el banco de pruebas.
   Si su diseño contiene un núcleo PLL, utilice una resolución de 1ps: vsim -t ps
   Por ejemploample: vsim -t ps estructura_del_sumador_de_prueba

Simulación de tiempo
Para realizar una simulación de tiempo:

1. Si aún no lo ha hecho, vuelva a anotar su diseño y cree su banco de pruebas.
2. Para realizar una simulación de tiempo utilizando su simulador V-System o ModelSim, compile su diseño VHDL y banco de pruebas files, si aún no se han compilado para una simulación estructural, y ejecutar una simulación. Los siguientes comandos muestran cómo compilar el diseño VHDL y el banco de pruebas. files:
   vcom -just e -93 .vhd
   vcom -solo un -93 .vhd
   vcom .vhd
   Nota: Al realizar los pasos anteriores se compilan primero las entidades y luego las arquitecturas, como se requiere para las listas de redes VHDL escritas por algunas herramientas.
3. Ejecute la simulación de anotación inversa utilizando la información de tiempo en el SDF file. Tipo: vsim -sdf[max|typ|min] / = .sdf -c
   El La opción especifica la región (o ruta) a una instancia en un diseño donde comienza la anotación inversa. Puede usarla para especificar una instancia FPGA específica en un diseño de sistema más grande o un banco de pruebas que desee anotar. Por ejemplo:ample: vsim – sdfmax /uut=adder.sdf -c prueba_adder_structural
   En este exampEl sumador de entidades se ha instanciado como "uut" en el banco de pruebas. El par entidad-arquitectura especificado por la configuración "test_adder_structural" en el banco de pruebas se simulará utilizando los retrasos máximos especificados en el SDF. file.
   Si su diseño contiene un núcleo PLL, utilice una resolución de 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Por ejemploampes: vsim -t ps -sdfmax /uut=adder.sdf -c prueba_adder_structural

A – Soporte de productos

Microsemi SoC Products Group respalda sus productos con varios servicios de soporte, incluido el Servicio al cliente, el Centro de soporte técnico al cliente, un websitio web, correo electrónico y oficinas de ventas en todo el mundo.
Este apéndice contiene información sobre cómo ponerse en contacto con Microsemi SoC Products Group y utilizar estos servicios de soporte.

Servicio al cliente
Comuníquese con el Servicio de atención al cliente para obtener soporte no técnico del producto, como precios de productos, actualizaciones de productos, información actualizada, estado de pedidos y autorización.
Desde América del Norte, llame al 800.262.1060
Desde el resto del mundo, llame al 650.318.4460
Fax, desde cualquier parte del mundo, 408.643.6913

Centro de soporte técnico al cliente
El Grupo de Productos SoC de Microsemi cuenta con ingenieros altamente capacitados en su Centro de Soporte Técnico para Clientes, quienes pueden responder sus preguntas sobre hardware, software y diseño de los productos SoC de Microsemi. El Centro de Soporte Técnico dedica gran parte de su tiempo a crear notas de aplicación, respuestas a preguntas frecuentes sobre el ciclo de diseño, documentación de problemas conocidos y diversas preguntas frecuentes. Por lo tanto, antes de contactarnos, visite nuestros recursos en línea. Es muy probable que ya hayamos respondido a sus preguntas.

Apoyo técnico
Visite el Servicio de atención al cliente websitiowww.microsemi.com/soc/support/search/default.aspx) para obtener más información y asistencia. Muchas respuestas disponibles en la búsqueda web recurso incluyen diagramas, ilustraciones y enlaces a otros recursos en el websitio.

Websitio
Puede buscar una variedad de información técnica y no técnica en la página de inicio de SoC, en www.microsemi.com/soc.

Ponerse en contacto con el Centro de asistencia técnica al cliente
Ingenieros altamente calificados forman parte del Centro de soporte técnico. Se puede contactar al Centro de Soporte Técnico por correo electrónico o a través del Grupo de Productos Microsemi SoC websitio.
Correo electrónico
Puede comunicar sus preguntas técnicas a nuestra dirección de correo electrónico y recibir respuestas por correo electrónico, fax o teléfono. Además, si tiene problemas de diseño, puede enviar su diseño por correo electrónico files para recibir asistencia.
Supervisamos constantemente la cuenta de correo electrónico durante todo el día. Cuando nos envíe su solicitud, asegúrese de incluir su nombre completo, el nombre de la empresa y su información de contacto para un procesamiento eficiente de su solicitud.
La dirección de correo electrónico de soporte técnico es soc_tech@microsemi.com.

Mis casos
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Fuera de los EE.UU.
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Documentos / Recursos

Versiones de la suite de diseño de SoC VHDL VITAL de Microchip [pdf] Guía del usuario Versiones 2024.2 a 12.0, Versiones de VHDL VITAL SoC Design Suite, VHDL VITAL, Versiones de SoC Design Suite, Versiones de la suite, Versiones

Referencias

• Manual de usuario