VHDL VITAL™
Ghid de simulare

Introducere

Acest Ghid de simulare VHDL Vital conține informații despre utilizarea ModelSim pentru a simula proiecte pentru dispozitive Microsemi SoC. Consultați ajutorul online pentru informații suplimentare despre utilizarea software-ului SoC.
Consultați documentația inclusă cu simulatorul pentru informații despre efectuarea simulării.

Ipotezele documentului
Acest document presupune următoarele:

1. Ați instalat software-ul Libero SoC. Acest document este pentru software-ul Libero SoC v10.0 și versiuni ulterioare. Pentru versiunile anterioare de software, consultați Legacy VHDL Vital Simulation Guide.
2. Ați instalat simulatorul VHDL VITAL.
3. Sunteți familiarizat cu stațiile de lucru și sistemele de operare UNIX sau cu PC-urile și mediile de operare Windows.
4. Sunteți familiarizat cu arhitectura FPGA și software-ul de proiectare FPGA.

Convențiile documentelor
Acest document folosește următoarele variabile:

• Bibliotecile familiei FPGA sunt afișate ca . Înlocuiți variabila familiei FPGA dorită cu familia de dispozitive, după cum este necesar. De example: vcom -work .vhd
• Bibliotecile VHDL compilate sunt afișate ca . Substitui pentru variabila de familie VHDL dorită, după cum este necesar. Limbajul VHDL necesită ca numele bibliotecii să înceapă cu un caracter alfa.

Ajutor online
Software-ul Microsemi SoC vine cu ajutor online. Ajutorul online specific fiecărui instrument software este disponibil din meniul Ajutor.

Înființat

Acest capitol conține informații despre configurarea simulatorului ModelSim pentru a simula proiectele Microsemi SoC.
Acest capitol include cerințele software, pașii care descriu cum să compilați bibliotecile Microsemi SoC FPGA și alte informații de configurare pentru instrumentul de simulare pe care îl utilizați.

Cerințe software
Informațiile din acest ghid se aplică software-ului Microsemi Libero SoC v10.0 și versiuni ulterioare și simulatoarelor VHDL compatibile cu IEEE1076.
În plus, acest ghid conține informații despre utilizarea simulatoarelor ModelSim.
Pentru informații specifice despre versiunile compatibile cu această versiune, accesați sistemul de asistență tehnică de pe Microsemi web site (http://www.actel.com/custsup/search.html) și căutați cuvântul cheie terță parte.

ModelSim
Deoarece calea de instalare variază pentru fiecare utilizator și pentru fiecare instalare, acest document folosește $ALSDIR pentru a indica locația în care este instalat software-ul. Dacă sunteți utilizator Unix, pur și simplu creați o variabilă de mediu numită ALSDIR și setați valoarea acesteia la calea de instalare. Dacă sunteți un utilizator Windows, înlocuiți $ALSDIR cu calea de instalare din comenzi.
Utilizați următoarea procedură pentru a compila biblioteci pentru simulatoarele ModelSim. Tastați comenzi UNIX la promptul UNIX. Tastați comenzi Windows pe linia de comandă a ferestrei ModelSim Transcript.
Comenzile de mai jos sunt pentru Windows. Pentru ca comenzile să funcționeze pentru UNIX, utilizați barele oblice înainte în loc de barele oblice inverse.

Această procedură compilează o bibliotecă Microsemi VITAL în directorul $ALSDIR\lib\vtl\95\mti. Trebuie să compilați modelele de bibliotecă FPGA pentru ca bibliotecile VITAL să funcționeze corect.
Nota: Dacă există deja un director MTI în directorul $ALSDIR\lib\vtl\95, ar putea fi prezente biblioteci compilate și este posibil să nu fie nevoie să efectuați următoarea procedură.

1. Creați o bibliotecă numită mti în directorul $ALSDIR\lib\vtl\95.
2. Invocați simulatorul ModelSim (numai pentru Windows).
3. Schimbați în directorul $ALSDIR\lib\vtl\95\mti. Introduceți următoarea comandă la prompt: cd $ALSDIR\lib\vtl\95\mti
4. Creați o biblioteca de familie. Introduceți următoarea comandă la prompt: vlib
5. Harta biblioteca VITAL la director. Introduceți următoarea comandă la prompt: vmap $ALSDIR\lib\vtl\95\mti\
6. Compilați-vă bibliotecile VITAL.
   vcom -work ../ .vhd
   De example, pentru a compila biblioteca 40MX pentru simulatorul dvs., tastați următoarea comandă: vcom -work a40mx ../40mx.vhd
7. (Opțional) Compilați biblioteca de migrare. Efectuați acest pas numai dacă trebuie să utilizați biblioteca de migrare. Tastați următoarea comandă la prompt: vcom -work ../ _mig.vhd

Fluxul de proiectare

Acest capitol descrie fluxul de proiectare pentru simularea proiectelor cu un instrument de simulare compatibil VHDL VITAL.

VHDL VITAL Design Flow
Fluxul de proiectare VHDL VITAL are patru pași principali:

1. Creați Design
2. Proiectare implementare
3. Programare
4. Verificarea sistemului

Următoarele secțiuni detaliază acești pași.

Creați Design
În timpul creării/verificării designului, un design este capturat într-o sursă VHDL la nivel RTL (comportamental) file.
După capturarea designului, puteți efectua o simulare comportamentală a VHDL file pentru a verifica dacă codul VHDL este corect. Codul este apoi sintetizat într-o listă de net VHDL la nivel de poartă (structurală). După sinteză, puteți efectua o simulare structurală opțională pre-amenajare a designului. În cele din urmă, o listă de net EDIF este generată pentru a fi utilizată în Libero SoC și este generată o listă de net structurală VHDL post-layout pentru simularea sincronizarii într-un simulator compatibil VHDL VITAL.

Intrare sursă VHDL
Introduceți sursa de design VHDL folosind un editor de text sau un editor HDL sensibil la context. Sursa dvs. de proiectare VHDL poate conține construcții la nivel RTL, precum și instanțieri ale elementelor structurale, cum ar fi nucleele Libero SoC.

Simulare comportamentală
Efectuați o simulare comportamentală a designului dumneavoastră înainte de sinteză. Simularea comportamentală verifică funcționalitatea codului dvs. VHDL. De obicei, utilizați zero întârzieri și un banc de testare VHDL standard pentru a conduce simularea. Consultați documentația inclusă cu instrumentul de simulare pentru informații despre efectuarea simulării funcționale.

Sinteză
După ce ați creat sursa de design VHDL comportamentală, trebuie să o sintetizați. Sinteza transformă VHDL comportamental file într-o netlist la nivel de poartă și optimizează designul pentru o tehnologie țintă. Documentația inclusă cu instrumentul de sinteză conține informații despre realizarea sintezei de proiectare.

EDIF Netlist Generation
După ce ați creat, sintetizat și verificat designul, software-ul generează o listă de net EDIF pentru locație și traseu în Libero SoC.
Această listă de net EDIF este, de asemenea, utilizată pentru a genera o listă de net VHDL structurală pentru utilizarea în simularea structurală.

Generație structurală VHDL Netlist
Libero SoC generează o listă de rețea VHDL la nivel de poartă din lista dvs. de rețea EDIF pentru a fi utilizată în simularea structurală pre-aranjare post-sinteză.
The file este disponibil în directorul /synthesis dacă doriți să efectuați simularea manual.
Simulare structurală
Efectuați o simulare structurală înainte de plasare și rutare. Simularea structurală verifică funcționalitatea listei de net VHDL structurale post-sinteză. Sunt utilizate întârzierile unitare incluse în bibliotecile Libero SoC VITAL compilate. Consultați documentația inclusă cu instrumentul dumneavoastră de simulare pentru informații despre efectuarea simulării structurale.

Proiectare implementare
În timpul implementării designului, plasați și direcționați un design folosind Libero SoC. În plus, puteți efectua o analiză de timp. După locul și traseul, efectuați o simulare post layout (cronometrare) cu un simulator compatibil VHDL VITAL.
Programare
Programați un dispozitiv cu software și hardware de programare de la Microsemi SoC sau un sistem de programare terță parte acceptat. Consultați ajutorul online al programatorului pentru informații despre programarea unui dispozitiv Microsemi SoC.
Verificarea sistemului
Puteți efectua verificarea sistemului pe un dispozitiv programat utilizând instrumentul de diagnosticare Silicon Explorer.
Consultați Silicon Explorer Quick Start pentru informații despre utilizarea Silicon Explorer.

Generarea de netlisturi

Acest capitol descrie procedurile de generare a listelor de net EDIF și VHDL structurale.
Generarea unui Netlist EDIF
După capturarea schemei sau sintetizarea designului, generați o listă de net EDIF din instrumentul dvs. de capturare sau sinteză a schemei. Utilizați netlistul EDIF pentru locație și traseu. Consultați documentația inclusă cu instrumentul de captare sau sinteză schematică pentru informații despre generarea unei liste de net EDIF.
Generarea unei liste de net VHDL structurale
Lista de net VHDL structurală filesunt generate automat ca parte a proiectului dumneavoastră Libero SoC.
Puteți găsi lista de net VHDL files în directorul /synthesis al proiectului dumneavoastră Libero. De example, dacă directorul de proiect se numește project1, atunci netlist files sunt în /project1/synthesis.
Unele familii vă permit să le exportați fileeste manual pentru utilizare în instrumente externe. Dacă dispozitivul dvs. acceptă această caracteristică, puteți exporta netlist files din Tools > Export > Netlist.

Simulare cu ModelSim

Acest capitol descrie pașii pentru a efectua simularea comportamentală, structurală și de sincronizare folosind simulatorul ModelSim.
Procedurile prezentate sunt pentru PC. Aceleași proceduri de configurare funcționează în mod similar pentru UNIX. Folosiți barele oblice înainte în loc de barele oblice din spate. Pentru PC, tastați comenzi în fereastra MTI. Pentru UNIX, tastați comenzi într-o fereastră UNIX.

Simulare comportamentală
Utilizați următoarea procedură pentru a efectua o simulare comportamentală a unui proiect. Consultați documentația
incluse cu instrumentul de simulare pentru informații suplimentare despre efectuarea simulării comportamentale.

1. Invocați simulatorul dvs. ModelSim. (doar PC)
2. Schimbați directorul în directorul proiectului dvs. Acest director trebuie să includă designul dvs. VHDL files și banc de testare. Tip: cd
3. Hartă către bibliotecă. Dacă există nuclee instanțiate în sursa dvs. VHDL, tastați următoarea comandă pentru a le mapa la biblioteca VITAL compilată: vmap $ALSDIR\lib\vtl\95\mti\
   Pentru a face referire la biblioteca de familie în designul dvs. VHDL files, adăugați următoarele linii la designul dvs. VHDL files: bibliotecă ; utilizare .componente.toate;
4. Creați un director „de lucru”. Tip: lucru vlib
5. Hartă către directorul „de lucru”. Tastați următoarea comandă: vmap work .\work
6. Efectuați o simulare comportamentală a designului dvs. Pentru a efectua o simulare comportamentală folosind simulatorul VSystem sau ModelSim, compilați designul VHDL și bancul de testare files și rulați o simulare. Pentru proiecte ierarhice, compilați blocurile de proiectare de nivel inferior înaintea blocurilor de proiectare de nivel superior.

Următoarele comenzi demonstrează cum să compilați design VHDL și testbench files:
vcom -93 .vhd
vcom -93 .vhd

Pentru a simula designul, tastați:
vsim
De examppe:
vsim test_adder_behave
Perechea entitate-arhitectură specificată de configurația numită test_adder_behave în testbench va fi simulată. Dacă designul tău conține un nucleu PLL, folosește o rezoluție de 1ps:
vsim -t ps
De examppe:
vsim -t ps test_adder_behave

Simulare structurală
Utilizați următoarea procedură pentru a efectua simularea structurală.

1. Generați o listă de net VHDL structurală. Dacă utilizați Synopsys Design Compiler, generați o listă de net VHDL structurală folosind acest instrument.
   Dacă utilizați alte instrumente de sinteză, generați un VHDL la nivel de poartă din lista dvs. de net EDIF utilizând file generate automat în proiectul dvs. Unele familii de design vă permit să generați files direct din meniul Instrumente > Export > Listă net.
   Nota: VHDL-ul generat utilizează std_logic pentru toate porturile. Porturile de magistrală vor fi în aceeași ordine de biți în care apar în lista de rețea EDIF.
2. Hartă către biblioteca VITAL. Rulați următoarea comandă pentru a mapa biblioteca VITAL compilată.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Compilați netlistul structural. Compilați designul VHDL și bancul de testare files. Următoarele comenzi demonstrează cum să compilați design VHDL și testbench files:
   vcom -doar e -93 .vhd
   vcom -doar un -93 .vhd
   vcom .vhd
   Nota: În primul rând, aplicația compilează entitățile. Apoi, compilează arhitecturile, așa cum este necesar pentru listele de net VHDL scrise de unele instrumente.
4. Rulați simularea structurală. Pentru a simula designul, tastați: vsim
   De example: vsim test_adder_structure
   Perechea entitate-arhitectură specificată de configurația numită test_adder_structure din testbench va fi simulată.
   Dacă designul dvs. conține un nucleu PLL, utilizați o rezoluție de 1ps: vsim -t ps
   De example: vsim -t ps test_adder_structure

Simulare de sincronizare
Pentru a efectua simularea cronometrajului:

1. Dacă nu ați făcut acest lucru, adnotă-ți designul și creează-ți bancul de testare.
2. Pentru a efectua o simulare de cronometrare folosind simulatorul V-System sau ModelSim, compilați designul VHDL și bancul de testare files, dacă nu au fost deja compilate pentru o simulare structurală și rulați o simulare. Următoarele comenzi demonstrează cum să compilați design VHDL și testbench files:
   vcom -doar e -93 .vhd
   vcom -doar un -93 .vhd
   vcom .vhd
   Notă: Efectuarea pașilor anteriori compilează mai întâi entitățile și apoi arhitecturile, așa cum este necesar pentru listele de net VHDL scrise de unele instrumente.
3. Rulați simularea adnotării din spate folosind informațiile de sincronizare din SDF file. Tip: vsim -sdf[max|typ|min] / = .sdf -c
   The opțiunea specifică regiunea (sau calea) către o instanță dintr-un design în care începe adnotarea înapoi. Îl puteți folosi pentru a specifica o anumită instanță FPGA într-un proiect de sistem mai mare sau într-un banc de testare pe care doriți să o adnotați. De example: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   În acest example, agregatorul de entitate a fost instanțiat ca instanță „uut” în testbench. Perechea entitate-arhitectură specificată de configurația numită „test_adder_structural” în testbench va fi simulată folosind întârzierile maxime specificate în SDF file.
   Dacă designul dvs. conține un nucleu PLL, utilizați o rezoluție de 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   De example: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Asistență pentru produse

Microsemi SoC Products Group își susține produsele cu diverse servicii de asistență, inclusiv Serviciul Clienți, Centrul de asistență tehnică pentru clienți, un website, poștă electronică și birouri de vânzări la nivel mondial.
Această anexă conține informații despre contactarea Microsemi SoC Products Group și utilizarea acestor servicii de asistență.

Serviciu clienți
Contactați Serviciul Clienți pentru asistență non-tehnică pentru produse, cum ar fi prețul produselor, upgrade-uri ale produsului, informații de actualizare, starea comenzii și autorizare.
Din America de Nord, sunați la 800.262.1060
Din restul lumii, sunați la 650.318.4460
Fax, de oriunde în lume, 408.643.6913

Centrul de suport tehnic pentru clienți
Microsemi SoC Products Group pune la dispoziție Centrul de asistență tehnică pentru clienți cu ingineri de înaltă calificare care vă pot ajuta să răspundă la întrebările dvs. legate de hardware, software și design despre produsele Microsemi SoC. Centrul de asistență tehnică pentru clienți petrece mult timp creând note de aplicație, răspunsuri la întrebările obișnuite ale ciclului de proiectare, documentarea problemelor cunoscute și diverse întrebări frecvente. Prin urmare, înainte de a ne contacta, vă rugăm să vizitați resursele noastre online. Este foarte probabil că ți-am răspuns deja la întrebări.

Suport tehnic
Vizitați Serviciul pentru clienți website (www.microsemi.com/soc/support/search/default.aspx) pentru mai multe informații și asistență. Multe răspunsuri disponibile pe căutare web resursele includ diagrame, ilustrații și link-uri către alte resurse de pe website-ul.

Website-ul
Puteți răsfoi o varietate de informații tehnice și non-tehnice pe pagina de pornire SoC, la www.microsemi.com/soc.

Contactarea Centrului de asistență tehnică pentru clienți
Ingineri cu înaltă calificare personalizează Centrul de asistență tehnică. Centrul de asistență tehnică poate fi contactat prin e-mail sau prin Microsemi SoC Products Group website-ul.
E-mail
Puteți comunica întrebările dumneavoastră tehnice la adresa noastră de e-mail și puteți primi răspunsuri prin e-mail, fax sau telefon. De asemenea, dacă aveți probleme de design, vă puteți trimite prin e-mail designul files pentru a primi asistență.
Monitorizăm constant contul de e-mail pe tot parcursul zilei. Când ne trimiteți cererea dvs., vă rugăm să vă asigurați că includeți numele dvs. complet, numele companiei și informațiile dvs. de contact pentru procesarea eficientă a cererii dvs.
Adresa de e-mail a suportului tehnic este soc_tech@microsemi.com.

Cazurile mele
Clienții Microsemi SoC Products Group pot trimite și urmări cazurile tehnice online, accesând My Cases.
În afara SUA
Clienții care au nevoie de asistență în afara fusurilor orare ale SUA pot contacta fie asistența tehnică prin e-mail (soc_tech@microsemi.com) sau contactați un birou local de vânzări. Listările birourilor de vânzări pot fi găsite la www.microsemi.com/soc/company/contact/default.aspx.

Suport tehnic ITAR
Pentru asistență tehnică pentru FPGA RH și RT care sunt reglementate de reglementările internaționale privind traficul de arme (ITAR), contactați-ne prin soc_tech_itar@microsemi.com. Ca alternativă, în Cazurile mele, selectați Da în lista derulantă ITAR. Pentru o listă completă a Microsemi FPGA reglementate de ITAR, vizitați ITAR web pagină.

Sediul Microsemi Corporate
One Enterprise, Aliso Viejo CA 92656 SUA
În SUA: +1 949-380-6100
Vânzări: +1 949-380-6136
Fax: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) oferă un portofoliu cuprinzător de soluții de semiconductori pentru: aerospațial, apărare și securitate; întreprinderi și comunicații; și piețele de energie industrială și alternativă. Produsele includ dispozitive analogice și RF de înaltă performanță, de înaltă fiabilitate, circuite integrate de semnal mixt și RF, SoC-uri personalizabile, FPGA-uri și subsisteme complete. Microsemi are sediul în Aliso Viejo, California. Aflați mai multe la www.microsemi.com.

© 2012 Microsemi Corporation. Toate drepturile rezervate. Microsemi și sigla Microsemi sunt mărci comerciale ale Microsemi Corporation. Toate celelalte mărci comerciale și mărci de servicii sunt proprietatea deținătorilor respectivi.
5-57-9006-12/11.12

Documente/Resurse

Microcip VHDL VITAL SoC Design Suite Versiuni [pdfGhid de utilizare Versiunile 2024.2 până la 12.0, Versiuni VHDL VITAL SoC Design Suite, VHDL VITAL, Versiuni SoC Design Suite, Versiuni Suite, Versiuni

Referințe

• Manual de utilizare