VHDL VITAL™
Водич за симулација
Вовед
Ова упатство за VHDL Vital симулација содржи информации за користење на ModelSim за симулирање на дизајни за Microsemi SoC уреди. Погледнете ја онлајн помошта за дополнителни информации за користење на SoC софтверот.
Погледнете ја документацијата вклучена во вашиот симулатор за информации околу изведувањето на симулацијата.
Претпоставки за документи
Овој документ претпоставува следново:
- Го инсталиравте софтверот Libero SoC. Овој документ е за софтверот Libero SoC верзија 10.0 и понова. За претходни верзии на софтверот, видете го Водич за застарена VHDL Vital симулација.
- Го инсталиравте вашиот VHDL VITAL симулатор.
- Вие сте запознаени со UNIX работни станици и оперативни системи или со персонални компјутери и Windows оперативни средини.
- Запознаени сте со FPGA архитектурата и софтверот за FPGA дизајн.
Конвенции за документи
Овој документ ги користи следните променливи:
- FPGA семејните библиотеки се прикажани како Заменете ја посакуваната променлива на FPGA семејството со семејството на уреди по потреба. На пр.ample: vcom -работа .vhd
- Компилираните VHDL библиотеки се прикажани како Замена за посакуваната променлива на семејството VHDL по потреба. VHDL јазикот бара имињата на библиотеките да започнуваат со алфа-знак.
Онлајн помош
Софтверот Microsemi SoC доаѓа со онлајн помош. Онлајн помош специфична за секоја софтверска алатка е достапна од менито Помош.
Поставување
Ова поглавје содржи информации за поставување на симулаторот ModelSim за симулирање на Microsemi SoC дизајни.
Ова поглавје ги вклучува барањата за софтвер, чекори што опишуваат како да се компајлираат библиотеки на Microsemi SoC FPGA и други информации за поставување на алатката за симулација што ја користите.
Софтверски барања
Информациите во ова упатство се однесуваат на Microsemi Libero SoC Software верзија 10.0 и понова, како и на VHDL симулатори компатибилни со IEEE1076.
Дополнително, ова упатство содржи информации за користење на симулатори на ModelSim.
За конкретни информации за тоа кои верзии ги поддржува ова издание, посетете го системот за техничка поддршка на Microsemi. web сајт (http://www.actel.com/custsup/search.html) и пребарајте го клучниот збор „трета страна“.
ModelSim
Бидејќи патеката за инсталација е различна за секој корисник и за секоја инсталација, овој документ го користи $ALSDIR за да ја означи локацијата каде што е инсталиран софтверот. Ако сте корисник на Unix, едноставно креирајте променлива на околина наречена ALSDIR и поставете ја нејзината вредност на патеката за инсталација. Ако сте корисник на Windows, заменете го $ALSDIR со патеката за инсталација во командите.
Користете ја следнава постапка за компајлирање библиотеки за симулаторите на ModelSim. Внесете ги UNIX командите во UNIX-промптот. Внесете ги Windows командите во командната линија од прозорецот за транскрипција на ModelSim.
Командите подолу се за Windows. За да ги направите командите да работат за UNIX, користете коси линии наместо коси линии.
Оваа постапка компајлира библиотека Microsemi VITAL во директориумот $ALSDIR\lib\vtl\95\mti. Мора да ги компајлирате моделите на библиотеките FPGA за да работат правилно библиотеките VITAL.
Забелешка: Доколку веќе постои MTI директориум во директориумот $ALSDIR\lib\vtl\95, можно е да се присутни компајлирани библиотеки и можеби нема да треба да ја извршите следната постапка.
- Креирајте библиотека наречена mti во директориумот $ALSDIR\lib\vtl\95.
- Повикајте го симулаторот ModelSim (само за Windows).
- Променете се во директориумот $ALSDIR\lib\vtl\95\mti. Внесете ја следнава команда во прозорецот: cd $ALSDIR\lib\vtl\95\mti
- Креирај семејна библиотека. Внесете ја следнава команда во командната линија: vlib
- Мапирајте ја библиотеката VITAL на директориум. Внесете ја следнава команда во командната линија: vmap $ALSDIR\lib\vtl\95\mti\
- Компилирајте ги вашите VITAL библиотеки.
vcom -работа ../ .vhd
За прampт.е., за да ја компајлирате библиотеката 40MX за вашиот симулатор, напишете ја следнава команда: vcom -work a40mx ../40mx.vhd - (Опционално) Компилирајте ја библиотеката за миграција. Извршете го овој чекор само ако треба да ја користите библиотеката за миграција. Внесете ја следнава команда во командната линија: vcom -work ../ _mig.vhd
Проток на дизајн
Ова поглавје го опишува дизајнерскиот тек за симулирање дизајни со алатка за симулација компатибилна со VHDL VITAL.
VHDL VITAL Дизајнерски тек
Протокот на дизајнирање на VHDL VITAL има четири главни чекори:
- Креирај дизајн
- Спроведување на дизајн
- Програмирање
- Верификација на системот
Следните делови ги детализираат овие чекори.
Креирај дизајн
За време на креирањето/верификацијата на дизајнот, дизајнот се фаќа во извор на VHDL (однесување) на ниво на RTL file.
Откако ќе го снимите дизајнот, можете да извршите симулација на однесувањето на VHDL. file за да потврдите дали VHDL кодот е точен. Кодот потоа се синтетизира во VHDL нетлиста на ниво на порта (структурна). По синтезата, можете да извршите изборна структурна симулација на дизајнот пред-поставување. Конечно, EDIF netlist се генерира за употреба во Libero SoC и VHDL структурна пост-распоред нетлиста се генерира за симулација на тајминг во симулатор компатибилен со VHDL VITAL.
Внес на извор на VHDL
Внесете го вашиот извор на дизајн на VHDL користејќи уредувач на текст или HDL уредник чувствителен на контекст. Вашиот VHDL дизајн извор може да содржи конструкции на ниво на RTL, како и инстанции на структурни елементи, како што се Libero SoC јадрата.
Симулација на однесување
Извршете симулација на однесувањето на вашиот дизајн пред синтезата. Симулацијата на однесувањето ја потврдува функционалноста на вашиот VHDL код. Типично, користите нула доцнења и стандардна VHDL тест-клупа за да ја спроведете симулацијата. Погледнете ја документацијата вклучена во вашата алатка за симулација за информации за извршување на функционална симулација.
Синтеза
Откако ќе го креирате вашиот бихејвиорален VHDL дизајн извор, мора да го синтетизирате. Синтезата го трансформира бихејвиоралниот VHDL file во мрежна листа на ниво на порта и го оптимизира дизајнот за целната технологија. Документацијата вклучена во вашата алатка за синтеза содржи информации за извршување на синтеза на дизајн.
Генерација на Netlist EDIF
Откако ќе го креирате, синтетизирате и потврдите вашиот дизајн, софтверот генерира EDIF netlist за поставување и рутирање во Libero SoC.
Оваа EDIF мрежна листа се користи и за генерирање на структурна VHDL мрежна листа за употреба во структурна симулација.
Структурна VHDL Netlist генерација
Libero SoC генерира VHDL мрежна листа на ниво на порта од вашата EDIF мрежна листа за употреба во постсинтезна претходна структурна симулација.
На file е достапно во директориумот /synthesis ако сакате рачно да извршите симулација.
Структурна симулација
Извршете структурна симулација пред поставување и рутирање. Структурната симулација ја потврдува функционалноста на вашата постсинтетска структурна VHDL мрежна листа пред распоред. Се користат доцнења на единиците вклучени во компајлираните библиотеки Libero SoC VITAL. Погледнете ја документацијата вклучена во вашата алатка за симулација за информации за извршување на структурна симулација.
Спроведување на дизајн
За време на имплементацијата на дизајнот, поставувате и насочувате дизајн користејќи Libero SoC. Дополнително, можете да извршите анализа на времето. По место и маршрута, изведете симулација на распоред (тајмингот) на пост со симулатор компатибилен со VHDL VITAL.
Програмирање
Програмирајте уред со софтвер и хардвер за програмирање од Microsemi SoC или поддржан систем за програмирање од трети страни. Погледнете ја онлајн помошта за програмери за информации за програмирање на Microsemi SoC уред.
Верификација на системот
Можете да извршите системска верификација на програмиран уред користејќи ја дијагностичката алатка Silicon Explorer.
Погледнете го брзиот почеток на Silicon Explorer за информации околу користењето на Silicon Explorer.
Генерирање на мрежни листи
Ова поглавје ги опишува процедурите за генерирање EDIF и структурни VHDL нет-листи.
Генерирање на Netlist EDIF
Откако ќе ја снимате шемата или ќе го синтетизирате вашиот дизајн, генерирајте мрежа за EDIF од вашата алатка за шематско снимање или синтеза. Користете ја мрежата на EDIF за место и маршрута. Погледнете ја документацијата вклучена со вашата шематска алатка за снимање или синтеза за информации за генерирање на Netlist EDIF.
Генерирање на структурна VHDL Netlist
Структурна VHDL нет листа fileсе генерираат автоматски како дел од вашиот Libero SoC проект.
Можете да ја најдете вашата VHDL мрежна листа files во директориумот /synthesis на вашиот Libero проект. За прample, ако вашиот проект директориум е именуван project1, тогаш вашата нетлиста files се во /project1/synthesis.
Некои семејства ви овозможуваат да ги извезете овие files рачно за употреба во надворешни алатки. Ако вашиот уред ја поддржува оваа функција, можете да извезете нет-листа files од Алатки > Извези > Нетлиста.
Симулација со ModelSim
Ова поглавје ги опишува чекорите за извршување на симулација на однесување, структура и временска симулација со користење на симулаторот ModelSim.
Прикажаните процедури се за PC. Истите процедури за поставување функционираат слично и за UNIX. Користете коси црти наместо коси црти. За PC, внесете команди во MTI прозорецот. За UNIX, внесете команди во UNIX прозорец.
Симулација на однесување
Користете ја следната постапка за да извршите симулација на однесувањето на дизајнот. Погледнете ја документацијата.
вклучено со вашата алатка за симулација за дополнителни информации за извршување на симулација на однесување.
- Повикајте го вашиот ModelSim симулатор. (Само за компјутер)
- Променете го директориумот во директориумот на вашиот проект. Овој директориум мора да го содржи вашиот VHDL дизајн. files и тест-клупа. Тип: cd
- Мапирање во библиотеката. Ако некои јадра се инстанцирани во вашиот VHDL извор, напишете ја следнава команда за да ги мапирате во компајлираната VITAL библиотека: vmap $ALSDIR\lib\vtl\95\mti\
За да се повикате на семејната библиотека во вашиот VHDL дизајн files, додадете ги следните линии во вашиот VHDL дизајн files: библиотека ; употреба .components.all; - Креирај директориум „work“. Тип: vlib work
- Мапирајте во директориумот „work“. Внесете ја следнава команда: vmap work .\work
- Изведете симулација на однесувањето на вашиот дизајн. За да извршите симулација на однесувањето користејќи го вашиот VSystem или ModelSim симулатор, компајлирајте го вашиот VHDL дизајн и тестбенч. files и изврши симулација. За хиерархиски дизајни, компајлирајте ги дизајнерските блокови од пониско ниво пред блоковите за дизајн на повисоко ниво.
Следниве команди демонстрираат како да се компајлира VHDL дизајн и тест бенч files:
vcom -93 .vhd
vcom -93 .vhd
За да го симулирате дизајнот, напишете:
vsim
За прampле:
vsim test_adder_behave
Ќе се симулира парот ентитет-архитектура наведен од конфигурацијата со име test_adder_behave во тест-клупата. Ако вашиот дизајн содржи PLL јадро, користете резолуција од 1ps:
всим -т п.с
За прampле:
vsim -t ps test_adder_behave
Структурна симулација
Користете ја следната постапка за да извршите структурна симулација.
- Генерирај структурна VHDL мрежна листа. Ако користите Synopsys Design Compiler, генерирај структурна VHDL мрежна листа користејќи ја оваа алатка.
Ако користите други алатки за синтеза, генерирајте VHDL на ниво на порта од вашата EDIF netlist користејќи ја file генерирани автоматски во вашиот проект. Некои фамилии на дизајн ви овозможуваат да го генерирате fileдиректно од менито Алатки > Извоз > Нетлиста.
Забелешка: Генерираниот VHDL користи std_logic за сите порти. Магистралните порти ќе бидат по ист редослед на битови како што се појавуваат во EDIF netlist. - Мапирајте во библиотеката VITAL. Извршете ја следнава команда за да ја мапирате компајлираната библиотека VITAL.
vmap $ALSDIR\lib\vtl\95\mti\ - Компилирајте ја структурната мрежна листа. Компилирајте го вашиот VHDL дизајн и тест-центар. fileс. Следниве команди демонстрираат како да се компајлира VHDL дизајн и тест бенч files:
vcom - само e -93 .vhd
vcom - само -93 .vhd
vcom .vhd
Забелешка: Прво, апликацијата ги компајлира ентитетите. Потоа, ги компајлира архитектурите, како што е потребно за VHDL netlists напишани од некои алатки. - Стартувајте ја структурната симулација. За да го симулирате вашиот дизајн, напишете: vsim
За прample: vsim test_adder_structure
Ќе се симулира парот ентитет-архитектура специфициран од конфигурацијата наречена test_adder_structure во testbench.
Ако вашиот дизајн содржи PLL јадро, користете резолуција од 1ps: vsim -t ps
За прample: vsim -t ps test_adder_structure
Симулација на времето
За да извршите симулација на времето:
- Ако не сте го направиле тоа, анотирајте го вашиот дизајн и креирајте го вашиот тестбенч.
- За да извршите симулација на времето користејќи го вашиот V-System или ModelSim симулатор, компајлирајте го вашиот VHDL дизајн и тест-центар. files, ако веќе не се компајлирани за структурна симулација и извршете симулација. Следниве команди демонстрираат како да се компајлира VHDL дизајн и тест бенч files:
vcom - само e -93 .vhd
vcom - само -93 .vhd
vcom .vhd
Забелешка: Изведувањето на претходните чекори прво ги компајлира ентитетите, а потоа архитектурите, како што се бара за VHDL нетлистите напишани од некои алатки. - Извршете ја симулацијата на повратна анотација користејќи ги информациите за времето во SDF file. Тип: vsim -sdf[max|typ|min] / = .sdf -c
На опцијата го одредува регионот (или патеката) до примерот во дизајнот каде што започнува назад прибелешката. Можете да го користите за да одредите одреден FPGA пример во поголем системски дизајн или тест бенч што сакате да го поддржите прибелешка. За прample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
Во овој ексampЛе, ентитетот собирач е инстанциран како пример „uut“ во тест-клупата. Парот ентитет-архитектура наведен со конфигурацијата наречена „test_adder_structural“ во тест-клупата ќе се симулира со користење на максималните одложувања наведени во SDF file.
Ако вашиот дизајн содржи PLL јадро, користете резолуција од 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
За прample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
А – Поддршка за производи
Microsemi SoC Products Group ги поддржува своите производи со различни услуги за поддршка, вклучително и услуги за клиенти, Центар за техничка поддршка за клиенти, а webсајт, електронска пошта и канцеларии за продажба низ целиот свет.
Овој додаток содржи информации за контактирање на Microsemi SoC Products Group и користење на овие услуги за поддршка.
Услуга за клиенти
Контактирајте со службата за корисници за нетехничка поддршка на производот, како што се цените на производите, надградбите на производите, информациите за ажурирање, статусот на нарачката и овластувањето.
Од Северна Америка, јавете се на 800.262.1060
Од остатокот од светот, јавете се на 650.318.4460
Факс, од каде било во светот, 408.643.6913
Центар за техничка поддршка на клиентите
Групацијата за производи Microsemi SoC го екипира својот Центар за техничка поддршка на клиенти со висококвалификувани инженери кои можат да ви помогнат да одговорите на вашите прашања за хардвер, софтвер и дизајн во врска со производите Microsemi SoC. Центарот за техничка поддршка на клиенти поминува многу време креирајќи белешки за апликации, одговори на вообичаени прашања за циклусот на дизајнирање, документација за познати проблеми и разни често поставувани прашања. Затоа, пред да не контактирате, посетете ги нашите онлајн ресурси. Многу е веројатно дека веќе сме одговориле на вашите прашања.
Техничка поддршка
Посетете ја поддршката за корисници webсајт (www.microsemi.com/soc/support/search/default.aspx) за повеќе информации и поддршка. Многу одговори се достапни на пребарувачот web ресурси вклучуваат дијаграми, илустрации и врски до други ресурси на webсајт.
Webсајт
Можете да прелистувате различни технички и нетехнички информации на почетната страница на SoC, на www.microsemi.com/soc.
Контактирајте го Центарот за техничка поддршка на клиентите
Високо квалификувани инженери работат во Центарот за техничка поддршка. Центарот за техничка поддршка може да се контактира преку е-пошта или преку групата производи на Microsemi SoC webсајт.
Е-пошта
Можете да ги пренесете вашите технички прашања на нашата е-пошта и да добивате одговори по е-пошта, факс или телефон. Исто така, ако имате проблеми со дизајнот, можете да испратите е-пошта за вашиот дизајн fileда добие помош.
Постојано ја следиме сметката за е-пошта во текот на денот. Кога ни го испраќате вашето барање, не заборавајте да го вклучите вашето полно име, име на компанија и информации за контакт за ефикасна обработка на вашето барање.
Адресата за е-пошта за техничка поддршка е soc_tech@microsemi.com.
Мои случаи
Клиентите на Microsemi SoC Products Group може да поднесуваат и следат технички случаи преку Интернет со одење во Мои случаи.
Надвор од САД
Клиентите на кои им е потребна помош надвор од временските зони на САД може да контактираат со техничка поддршка преку е-пошта (soc_tech@microsemi.com) или контактирајте со локалната продажна канцеларија. Описите на канцелариите за продажба може да се најдат на www.microsemi.com/soc/company/contact/default.aspx.
Техничка поддршка на ИТАР
За техничка поддршка на RH и RT FPGA кои се регулирани со меѓународните регулативи за сообраќај на оружје (ITAR), контактирајте со нас преку soc_tech_itar@microsemi.com. Алтернативно, во Мои случаи, изберете Да во паѓачката листа ИТАР. За целосен список на Microsemi FPGA регулирани со ИТАР, посетете го ITAR web страница.
Седиштето на корпоративното „Микросеми“.
One Enterprise, Aliso Viejo CA 92656 USA
Во рамките на САД: +1 949-380-6100
Продажба: +1 949-380-6136
Факс: +1 949-215-4996
Microsemi Corporation (NASDAQ: MSCC) нуди сеопфатно портфолио на полупроводнички решенија за: воздушна, одбрана и безбедност; претпријатие и комуникации; и индустриски и алтернативни пазари на енергија. Производите вклучуваат аналогни и RF уреди со високи перформанси, висока доверливост, интегрирани кола со мешан сигнал и RF, приспособливи SoC, FPGA и целосни потсистеми. Microsemi е со седиште во Aliso Viejo, Калифорнија. Дознајте повеќе на www.microsemi.com.
© 2012 Microsemi Corporation. Сите права се задржани. Microsemi и логото на Microsemi се заштитни знаци на Microsemi Corporation. Сите други заштитни знаци и услужни марки се сопственост на нивните соодветни сопственици.
5-57-9006-12/11.12
Документи / ресурси
 |
Микрочип VHDL VITAL SoC Design Suite верзии [pdf] Упатство за корисникот Верзии од 2024.2 до 12.0, верзии на VHDL VITAL SoC Design Suite, VHDL VITAL, SoC Design Suite верзии, верзии на пакет, верзии |