VHDL VITAL™
Simulazio Gida
Sarrera
VHDL Vital Simulazio Gida honek ModelSim erabiltzeari buruzko informazioa dauka Microsemi SoC gailuen diseinuak simulatzeko. Kontsultatu lineako laguntza SoC softwarea erabiltzeari buruzko informazio gehiago lortzeko.
Simulazioa egiteari buruzko informazioa lortzeko, jo ezazu simulagailuarekin batera datorren dokumentaziora.
Dokumentu-suposaketak
Dokumentu honek honako hau suposatzen du:
- Libero SoC softwarea instalatu duzu. Dokumentu hau Libero SoC softwarearen 10.0 bertsiorako eta berriagoetarako da. Softwarearen aurreko bertsioetarako, ikus VHDL Vital Simulazio Gida Legacy-a.
- Zure VHDL VITAL simulagailua instalatu duzu.
- UNIX lan-estazioak eta sistema eragileak edo ordenagailuak eta Windows ingurune eragileak ezagutzen dituzu.
- FPGA arkitektura eta FPGA diseinu softwarea ezagutzen dituzu.
Dokumentu hitzarmenak
Dokumentu honek aldagai hauek erabiltzen ditu:
- FPGA familiako liburutegiak honela erakusten dira Ordezkatu nahi duzun FPGA familiako aldagaia behar den gailu familiarekin. Adibidezample: vcom -lana .vhd
- Konpilatutako VHDL liburutegiak honela erakusten dira Ordezkoa nahi den VHDL familiako aldagaiarentzat behar den moduan. VHDL hizkuntzak liburutegien izenak karaktere alfabetiko batekin hastea eskatzen du.
Online Laguntza
Microsemi SoC softwarea lineako laguntzarekin dator. Software tresna bakoitzaren lineako laguntza eskuragarri dago Laguntza menuan.
Konfigurazioa
Kapitulu honek Microsemi SoC diseinuak simulatzeko ModelSim simulagailua konfiguratzeko informazioa dauka.
Kapitulu honek softwarearen eskakizunak, Microsemi SoC FPGA liburutegiak nola konpilatu azaltzen duten urratsak eta erabiltzen duzun simulazio tresnaren konfiguraziorako bestelako informazioa biltzen ditu.
Software-eskakizunak
Gida honetako informazioa Microsemi Libero SoC Software v10.0 eta berriagoei eta IEEE1076rekin bateragarriak diren VHDL simulagailuei aplikatzen zaie.
Gainera, gida honek ModelSim simulagailuak erabiltzeari buruzko informazioa dauka.
Bertsio honek onartzen dituen bertsioei buruzko informazio zehatza lortzeko, joan Microsemi-ko laguntza tekniko sistemara. web gunea (http://www.actel.com/custsup/search.html) eta bilatu hirugarrenen hitz-hitza.
ModelSim
Instalazio-bidea erabiltzaile eta instalazio bakoitzarentzat aldatzen denez, dokumentu honek $ALSDIR erabiltzen du softwarea instalatuta dagoen kokapena adierazteko. Unix erabiltzailea bazara, sortu ALSDIR izeneko ingurune-aldagai bat eta ezarri bere balioa instalazio-bidearekin. Windows erabiltzailea bazara, ordezkatu $ALSDIR instalazio-bidearekin komandoetan.
Erabili prozedura hau ModelSim simulagailuetarako liburutegiak konpilatzeko. Idatzi UNIX komandoak UNIX gonbitean. Idatzi Windows komandoak ModelSim Transcript leihoko komando-lerroan.
Beheko komandoak Windows-erako dira. Komandoak UNIX-en funtziona dezaten, erabili aurreranzko barrak atzeranzko barrak erabili beharrean.
Prozedura honek Microsemi VITAL liburutegi bat konpilatzen du $ALSDIR\lib\vtl\95\mti direktorioan. VITAL liburutegiek behar bezala funtziona dezaten, FPGA liburutegi ereduak konpilatu behar dituzu.
Oharra: $ALSDIR\lib\vtl\95 direktorioan MTI direktorio bat badago, konpilatutako liburutegiak egon daitezke, eta baliteke hurrengo prozedura egin beharrik ez izatea.
- Sortu mti izeneko liburutegi bat $ALSDIR\lib\vtl\95 direktorioan.
- Abiarazi ModelSim simulagailua (Windows-erako bakarrik).
- Joan $ALSDIR\lib\vtl\95\mti direktoriora. Sartu komando hau gonbitean: cd $ALSDIR\lib\vtl\95\mti
- Sortu bat familia liburutegia. Sartu komando hau gonbitan: vlib
- VITAL liburutegia mapatu direktorioa. Sartu komando hau gonbitan: vmap $ALSDIR\lib\vtl\95\mti\
- Konpilatu zure VITAL liburutegiak.
vcom -lana ../ .vhd
AdibidezampAdibidez, zure simulagailurako 40MX liburutegia konpilatzeko, idatzi komando hau: vcom -work a40mx ../40mx.vhd - (Aukerakoa) Konpilatu migrazio liburutegia. Egin urrats hau migrazio liburutegia erabili behar baduzu bakarrik. Idatzi komando hau gonbitan: vcom -work ../ _mig.vhd
Diseinu Fluxua
Kapitulu honek VHDL VITAL-ekin bat datorren simulazio-tresna batekin diseinuak simulatzeko diseinu-fluxua deskribatzen du.
VHDL VITAL Design Flow
VHDL VITAL diseinu-fluxuak lau urrats nagusi ditu:
- Sortu Diseinua
- Ezarri Diseinua
- Programazioa
- Sistemaren egiaztapena
Hurrengo ataletan urrats hauek zehazten dira.
Sortu Diseinua
Diseinua sortzean/egiaztatzean, diseinu bat RTL mailako (portaera) VHDL iturri batean jasotzen da file.
Diseinua grabatu ondoren, VHDLaren portaera-simulazio bat egin dezakezu. file VHDL kodea zuzena dela egiaztatzeko. Ondoren, kodea ate-mailako (egitura) VHDL sare zerrenda batean sintetizatzen da. Sintesiaren ondoren, diseinuaren aurre-diseinuaren aukerako egitura-simulazioa egin dezakezu. Azkenik, EDIF sare-zerrenda bat sortzen da Libero SoC-n erabiltzeko eta VHDL egitura-diseinuaren osteko sare-zerrenda bat sortzen da denboraren simulaziorako VHDL VITAL-ekin bat datorren simulagailu batean.
VHDL iturburu-sarrera
Sartu zure VHDL diseinu-iturburua testu-editore bat edo testuinguruarekiko sentikorra den HDL editore bat erabiliz. Zure VHDL diseinu-iturburuak RTL mailako eraikuntzak izan ditzake, baita egitura-elementuen instantziazioak ere, hala nola Libero SoC nukleoak.
Jokabidearen simulazioa
Sintesia egin aurretik, egin zure diseinuaren portaera-simulazio bat. Portaera-simulazioak zure VHDL kodearen funtzionaltasuna egiaztatzen du. Normalean, zero atzerapen eta VHDL proba-banku estandar bat erabiltzen dituzu simulazioa gidatzeko. Kontsultatu zure simulazio-tresnarekin batera datorren dokumentazioa simulazio funtzionala egiteari buruzko informazioa lortzeko.
Sintesia
Zure portaera VHDL diseinu-iturria sortu ondoren, sintetizatu behar duzu. Sintesiak VHDL portaera eraldatzen du file ate-mailako sare-zerrenda batean sartzen da eta diseinua optimizatzen du helburu-teknologia baterako. Sintesi-tresnarekin batera datorren dokumentazioak diseinu-sintesia egiteari buruzko informazioa dauka.
EDIF Netlisten belaunaldia
Diseinua sortu, sintetizatu eta egiaztatu ondoren, softwareak EDIF sare-zerrenda bat sortzen du Libero SoC-en kokapen eta ibilbiderako.
EDIF netlist hau simulazio estrukturalean erabiltzeko VHDL netlist estruktural bat sortzeko ere erabiltzen da.
Egiturazko VHDL Netlisten belaunaldia
Libero SoC-ek ate-mailako VHDL sare-zerrenda bat sortzen du zure EDIF sare-zerrendatik abiatuta, sintesi osteko egitura-aurre-diseinuaren simulazioan erabiltzeko.
The file Simulazioa eskuz egin nahi baduzu, /synthesis direktorioan dago eskuragarri.
Egituraren simulazioa
Egin egitura-simulazio bat kokatu eta bideratu aurretik. Egitura-simulazioak zure sintesi osteko diseinu aurreko VHDL sare-zerrenda estrukturalaren funtzionaltasuna egiaztatzen du. Konpilatutako Libero SoC VITAL liburutegietan sartutako unitate-atzerapenak erabiltzen dira. Kontsultatu zure simulazio-tresnarekin batera datorren dokumentazioa egitura-simulazioa egiteari buruzko informazioa lortzeko.
Ezarri Diseinua
Diseinua ezartzean, diseinu bat jartzen eta bideratzen duzu Libero SoC erabiliz. Gainera, denboraren azterketa egin dezakezu. Lekua eta ibilbidea egin ondoren, egin diseinuaren ondorengo simulazioa (denborizazioa) VHDL VITAL-ekin bat datorren simulagailu batekin.
Programazioa
Programatu gailu bat Microsemi SoC-eko programazio software eta hardwarearekin edo hirugarrenen programazio sistema bateragarri batekin. Kontsultatu programatzailearen lineako laguntza Microsemi SoC gailu bat programatzeari buruzko informazioa lortzeko.
Sistemaren egiaztapena
Sistemaren egiaztapena egin dezakezu programatutako gailu batean Silicon Explorer diagnostiko tresna erabiliz.
Silicon Explorer erabiltzeari buruzko informazioa lortzeko, jo Silicon Explorerren hasiera azkarrara.
Sare-zerrendak sortzea
Kapitulu honetan EDIF eta VHDL egiturazko sare-zerrendak sortzeko prozedurak deskribatzen dira.
EDIF Netlist bat sortzea
Zure eskema harrapatu edo zure diseinua sintetizatu ondoren, sortu EDIF sare-zerrenda bat zure eskema-harrapaketa edo sintesi tresnatik. Erabili EDIF sare zerrenda leku eta ibilbidea egiteko. Ikus ezazu zure eskemaren harrapaketa edo sintesi tresnarekin batera doan dokumentazioa EDIF sare-zerrenda sortzeari buruzko informazioa lortzeko.
Egiturazko VHDL Netlist bat sortzea
Egiturazko VHDL sare-zerrenda files automatikoki sortzen dira zure Libero SoC proiektuaren barruan.
Zure VHDL sare-zerrenda aurki dezakezu files zure Libero proiektuko /synthesis direktorioa. Adibidezample, zure proiektuaren direktorioa project1 izena badu, orduan zure netlist files /project1/synthesis karpetan daude.
Familia batzuek hauek esportatzeko aukera ematen dizute files eskuz kanpoko tresnetan erabiltzeko. Zure gailuak funtzio hau onartzen badu, netlist esportatu dezakezu files Tresnak > Esportatu > Sareko zerrenda.
Simulazioa ModelSim-ekin
Kapitulu honek ModelSim simulagailua erabiliz portaera, egitura eta denbora simulazioak egiteko urratsak deskribatzen ditu.
Erakusten diren prozedurak ordenagailurako dira. Konfigurazio-prozedura berdinek antzera funtzionatzen dute UNIXerako. Erabili aurreranzko barrak atzeranzko barrak ordez. Ordenagailurako, idatzi komandoak MTI leihoan. UNIXerako, idatzi komandoak UNIX leiho batean.
Jokabidearen simulazioa
Erabili ondorengo prozedura diseinu baten portaera-simulazioa egiteko. Kontsultatu dokumentazioa.
portaera-simulazioa egiteari buruzko informazio gehiago lortzeko, simulazio-tresnarekin batera sartuta dago.
- Abiarazi zure ModelSim simulagailua. (PCrako bakarrik)
- Aldatu direktorioa zure proiektuaren direktoriora. Direktorio honek zure VHDL diseinua izan behar du. files eta proba-mahaia. Mota: cd
- Liburutegira mapatzea. Zure VHDL iturburuan nukleoren bat instantziatuta badago, idatzi komando hau konpilatutako VITAL liburutegira mapatzeko: vmap $ALSDIR\lib\vtl\95\mti\
Zure VHDL diseinuan familia liburutegia erreferentziatzeko files, gehitu hurrengo lerroak zure VHDL diseinuari files: liburutegia erabili .osagaiak.guztiak; - Sortu "lan" direktorio bat. Idatzi: vlib work
- "Lana" direktorioarekin mapatu. Idatzi komando hau: vmap work .\work
- Egin zure diseinuaren portaera-simulazio bat. Zure VSystem edo ModelSim simulagailua erabiliz portaera-simulazio bat egiteko, konpilatu zure VHDL diseinua eta proba-mahaia. files eta simulazio bat exekutatu. Diseinu hierarkikoetarako, konpilatu behe-mailako diseinu-blokeak goi-mailako diseinu-blokeen aurretik.
Hurrengo komandoek VHDL diseinua eta testbench nola konpilatu erakusten dute files:
vcom -93 .vhd
vcom -93 .vhd
Diseinua simulatzeko, idatzi:
vsim
Adibidezample:
vsim test_adder_behave
test_adder_behave izeneko konfigurazioak zehaztutako entitate-arkitektura bikotea testbench-ean simulatuko da. Zure diseinuak PLL nukleoa badu, erabili 1psko bereizmena:
vsim -t ps
Adibidezample:
vsim -t ps test_adder_behave
Egituraren simulazioa
Erabili ondorengo prozedura egitura-simulazioa egiteko.
- Sortu egiturazko VHDL sare-zerrenda bat. Synopsys Design Compiler erabiltzen ari bazara, sortu egiturazko VHDL sare-zerrenda bat tresna hau erabiliz.
Beste sintesi tresna batzuk erabiltzen ari bazara, sortu ate mailako VHDL bat zure EDIF sare-zerrendatik erabiliz, hau erabiliz: file zure proiektuan automatikoki sortutakoa. Diseinu-familia batzuek sortzeko aukera ematen dute files zuzenean Tresnak > Esportatu > Netlist menutik.
Oharra: Sortutako VHDL-ak std_logic erabiltzen du portu guztietarako. Bus portuek EDIF sare-zerrendan agertzen diren bit ordena berean egongo dira. - VITAL liburutegira mapatzea. Exekutatu komando hau konpilatutako VITAL liburutegia mapatzeko.
vmap $ALSDIR\lib\vtl\95\mti\ - Konpilatu egitura-netlist-a. Konpilatu zure VHDL diseinua eta proba-mahaia. files. Hurrengo komandoek VHDL diseinua eta testbench nola konpilatu erakusten dute files:
vcom -just e -93 .vhd
vcom -93 bat besterik ez .vhd
vcom .vhd
Oharra: Lehenik, aplikazioak entitateak konpilatzen ditu. Ondoren, arkitekturak konpilatzen ditu, tresna batzuek idatzitako VHDL sare-zerrendetarako behar den bezala. - Exekutatu egitura-simulazioa. Zure diseinua simulatzeko, idatzi: vsim
Adibidezample: vsim test_adder_structure
Test-bench-ean test_adder_structure izeneko konfigurazioak zehaztutako entitate-arkitektura bikotea simulatuko da.
Zure diseinuak PLL nukleo bat badu, erabili 1ps-ko bereizmena: vsim -t ps
Adibidezample: vsim -t ps test_adder_structure
Denboraren simulazioa
Denbora simulazioa egiteko:
- Hala egin ez baduzu, egin atzeranzko oharrak zure diseinuari eta sortu zure proba-mahaia.
- Denbora simulazio bat egiteko zure V-System edo ModelSim simulagailua erabiliz, konpilatu zure VHDL diseinua eta proba-mahaia. files, ez badira jadanik egitura-simulazio baterako konpilatu, eta simulazio bat exekutatu. Hurrengo komandoek VHDL diseinua eta testbench nola konpilatu erakusten dute files:
vcom -just e -93 .vhd
vcom -93 bat besterik ez .vhd
vcom .vhd
Oharra: aurreko urratsak egitean entitateak konpilatzen dira lehenik eta gero arkitekturak, tresna batzuek idatzitako VHDL sare-zerrendetarako eskatzen den moduan. - Exekutatu atzeranzko anotazio simulazioa SDF-ko denbora-informazioa erabiliz. file. Mota: vsim -sdf[max|typ|min] / = .sdf -c
The aukerak atzeko oharpena hasten den diseinu bateko instantzia baterako eskualdea (edo bidea) zehazten du. Erabili dezakezu FPGA instantzia jakin bat zehazteko, ohartarazi nahi duzun sistemaren diseinu edo proba-banku handiago batean. Adibidezample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
Adib honetanample, entitate gehitzailea "uut" instantzia gisa ezarri da testbench-en. Testbench-ean "test_adder_structural" izeneko konfigurazioak zehaztutako entitate-arkitektura bikotea simulatuko da SDFn zehaztutako gehienezko atzerapenen bidez. file.
Zure diseinuak PLL nukleo bat badu, erabili 1ps-ko bereizmena: vsim -t ps -sdf[max|typ|min] / = .sdf -c
Adibidezample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
A – Produktuaren laguntza
Microsemi SoC Products Group-ek bere produktuak babesten ditu hainbat laguntza-zerbitzurekin, besteak beste, Bezeroarentzako Zerbitzua, Bezeroentzako Laguntza Zentro Teknikoa, webgunea, posta elektronikoa eta mundu osoko salmenta bulegoak.
Eranskin honek Microsemi SoC Products Group-ekin harremanetan jartzeari eta laguntza-zerbitzu hauek erabiltzeari buruzko informazioa jasotzen du.
Bezeroarentzako Zerbitzua
Jarri harremanetan Bezeroarentzako Zerbitzuarekin produktuen laguntza teknikoa ez den, hala nola produktuen prezioak, produktuen bertsio berritzeak, eguneratze-informazioa, eskaeraren egoera eta baimena lortzeko.
Ipar Amerikatik, deitu 800.262.1060 telefonora
Mundutik, deitu 650.318.4460 telefonora
Faxa, munduko edozein lekutatik, 408.643.6913
Bezeroaren Laguntza Teknikorako Zentroa
Microsemi SoC Products Taldeak bere Bezeroarentzako Laguntza Teknikoa Zentroan ingeniari oso kualifikatuak daude, Microsemi SoC Produktuei buruzko hardware, software eta diseinu galderei erantzuten laguntzeko. Bezeroarentzako Laguntza Teknikoa Zentroak denbora asko ematen du aplikazio oharrak, diseinu zikloko galdera ohikoenei erantzunak, arazo ezagunen dokumentazioa eta maiz egiten diren galderak sortzen. Beraz, gurekin harremanetan jarri aurretik, bisitatu gure lineako baliabideak. Oso litekeena da zure galderei erantzun izana.
Laguntza Teknikoa
Bisitatu Bezeroarentzako Arreta Zerbitzura webgunea (www.microsemi.com/soc/support/search/default.aspx) informazio eta laguntza gehiago lortzeko. Erantzun asko aurki daitezke bilaketan web baliabideak diagramak, ilustrazioak eta beste baliabide batzuetarako estekak ditu webgunea.
Webgunea
Hainbat informazio tekniko eta ez-teknikoa araka dezakezu SoC hasierako orrialdean, helbidean www.microsemi.com/soc.
Bezeroaren Laguntza Teknikorako Zentroarekin harremanetan jartzea
Gaitasun handiko ingeniariek Laguntza Teknikorako Zentroa osatzen dute. Laguntza Teknikoko Zentroarekin harremanetan jar zaitezke posta elektronikoz edo Microsemi SoC Products Group-en bidez webgunea.
Posta elektronikoa
Zure galdera teknikoak gure helbide elektronikora helarazi eta erantzunak jaso ditzakezu posta elektronikoz, faxez edo telefonoz. Gainera, diseinu arazoak badituzu, zure diseinua posta elektronikoz egin dezakezu files laguntza jasotzeko.
Egun osoan zehar posta elektronikoko kontua etengabe kontrolatzen dugu. Zure eskaera bidaltzean, mesedez, ziurtatu zure izen-abizenak, enpresaren izena eta zure harremanetarako informazioa sartzen dituzula eskaera eraginkortasunez prozesatzeko.
Laguntza teknikoaren helbide elektronikoa da soc_tech@microsemi.com.
Nire kasuak
Microsemi SoC Products Group bezeroek kasu teknikoak linean bidal ditzakete eta jarraipena egin dezakete Nire kasuak atalera joanda.
AEBetatik kanpo
AEBetako ordu-eremuetatik kanpo laguntza behar duten bezeroek laguntza teknikoarekin harremanetan jar daitezke posta elektroniko bidez (soc_tech@microsemi.com) edo jarri harremanetan tokiko salmenta bulego batekin. Salmenta bulegoen zerrendak helbidean aurki daitezke www.microsemi.com/soc/company/contact/default.aspx.
ITAR Laguntza Teknikoa
Armen Trafikoaren Nazioarteko Araudiak (ITAR) arautzen dituen RH eta RT FPGAen laguntza teknikoa lortzeko, jar zaitez gurekin harremanetan soc_tech_itar@microsemi.com. Bestela, Nire kasuak atalean, hautatu Bai ITAR goitibeherako zerrendan. ITARek araututako Microsemi FPGAen zerrenda osoa lortzeko, bisitatu ITAR web orrialdea.
Microsemi Egoitza Korporatiboa
One Enterprise, Aliso Viejo CA 92656 AEB
AEBetan: +1 949-380-6100
Salmentak: +1 949-380-6136
Faxa: +1 949-215-4996
Microsemi Corporation (NASDAQ: MSCC) irtenbide erdieroaleen zorro osoa eskaintzen du: aeroespaziala, defentsa eta segurtasuna; enpresa eta komunikazioak; eta industria eta energia alternatiboen merkatuak. Produktuen artean, errendimendu handiko, fidagarritasun handiko gailu analogikoak eta RF, seinale mistoa eta RF zirkuitu integratuak, SoC pertsonalizagarriak, FPGAak eta azpisistema osoak daude. Microsemi-k Aliso Viejo-n (Kalifornia) du egoitza. Lortu informazio gehiago hemen www.microsemi.com.
© 2012 Microsemi Corporation. Eskubide guztiak erreserbatuak. Microsemi eta Microsemi logotipoa Microsemi Corporation-en marka komertzialak dira. Gainerako marka komertzialak eta zerbitzu-markak dagozkien jabeen jabetzakoak dira.
5-57-9006-12/11.12
Dokumentuak / Baliabideak
 |
Microchip VHDL VITAL SoC Design Suite bertsioak [pdfErabiltzailearen gida 2024.2tik 12.0rako bertsioak, VHDL VITAL SoC Design Suite bertsioak, VHDL VITAL, SoC Design Suite bertsioak, Suite bertsioak, bertsioak |