VHDL VITAL™
دليل المحاكاة

مقدمة

يحتوي دليل محاكاة VHDL Vital هذا على معلومات حول استخدام ModelSim لمحاكاة تصميمات أجهزة Microsemi SoC. راجع قسم المساعدة على الإنترنت لمزيد من المعلومات حول استخدام برنامج SoC.
راجع الوثائق المضمنة مع جهاز المحاكاة الخاص بك للحصول على معلومات حول إجراء المحاكاة.

افتراضات الوثيقة
تفترض هذه الوثيقة ما يلي:

1. لقد ثبّتتَ برنامج Libero SoC. هذا المستند خاص ببرنامج Libero SoC الإصدار 10.0 وما فوق. للاطلاع على الإصدارات السابقة من البرنامج، راجع دليل محاكاة VHDL Vital القديم.
2. لقد قمت بتثبيت محاكي VHDL VITAL الخاص بك.
3. أنت على دراية بمحطات عمل UNIX وأنظمة التشغيل أو بأجهزة الكمبيوتر وبيئات التشغيل Windows.
4. أنت على دراية بهندسة FPGA وبرامج تصميم FPGA.

اتفاقيات المستندات
تستخدم هذه الوثيقة المتغيرات التالية:

• تظهر مكتبات عائلة FPGA على النحو التالي استبدل متغير عائلة FPGA المطلوب بعائلة الجهاز حسب الحاجة. على سبيل المثالample: vcom -work .vhd
• تظهر مكتبات VHDL المترجمة على النحو التالي . بديل لمتغيرات عائلة VHDL المطلوبة حسب الحاجة. تتطلب لغة VHDL أن تبدأ أسماء المكتبات بحرف أبجدي.

المساعدة عبر الإنترنت
يأتي برنامج Microsemi SoC مزودًا بالمساعدة عبر الإنترنت. تتوفر المساعدة عبر الإنترنت الخاصة بكل أداة برمجية من قائمة "المساعدة".

يثبت

يحتوي هذا الفصل على معلومات حول إعداد محاكي ModelSim لمحاكاة تصميمات SoC الخاصة بشركة Microsemi.
يتضمن هذا الفصل متطلبات البرنامج، والخطوات التي توضح كيفية تجميع مكتبات Microsemi SoC FPGA، ومعلومات الإعداد الأخرى لأداة المحاكاة التي تستخدمها.

متطلبات البرمجيات
تنطبق المعلومات الموجودة في هذا الدليل على برنامج Microsemi Libero SoC Software v10.0 والإصدارات الأحدث ومحاكيات VHDL المتوافقة مع IEEE1076.
بالإضافة إلى ذلك، يحتوي هذا الدليل على معلومات حول استخدام محاكيات ModelSim.
للحصول على معلومات محددة حول الإصدارات التي يدعمها هذا الإصدار، انتقل إلى نظام الدعم الفني على موقع Microsemi web موقع (http://www.actel.com/custsup/search.html) ثم ابحث عن الكلمة الرئيسية الطرف الثالث.

نموذج سيم
بما أن مسار التثبيت يختلف باختلاف المستخدم والتثبيت، يستخدم هذا المستند $ALSDIR للإشارة إلى موقع تثبيت البرنامج. إذا كنت من مستخدمي يونكس، فما عليك سوى إنشاء متغير بيئة باسم ALSDIR وتعيين قيمته إلى مسار التثبيت. إذا كنت من مستخدمي ويندوز، فاستبدل $ALSDIR بمسار التثبيت في الأوامر.
استخدم الإجراء التالي لتجميع المكتبات لمحاكيات ModelSim. اكتب أوامر UNIX في موجه أوامر UNIX. اكتب أوامر Windows في سطر أوامر نافذة ModelSim Transcript.
الأوامر التالية مخصصة لنظام ويندوز. لتشغيلها على يونكس، استخدم الشرطة المائلة للأمام بدلاً من الشرطة المائلة للخلف.

يقوم هذا الإجراء بتجميع مكتبة Microsemi VITAL في المجلد $ALSDIR\lib\vtl\95\mti. يجب تجميع نماذج مكتبة FPGA لكي تعمل مكتبات VITAL بشكل صحيح.
ملحوظة: إذا كان هناك بالفعل دليل MTI في الدليل $ALSDIR\lib\vtl\95، فقد تكون المكتبات المترجمة موجودة، وقد لا تحتاج إلى تنفيذ الإجراء التالي.

1. قم بإنشاء مكتبة تسمى mti في الدليل $ALSDIR\lib\vtl\95.
2. استدعاء محاكي ModelSim (نظام التشغيل Windows فقط).
3. انتقل إلى مجلد $ALSDIR\lib\vtl\95\mti. أدخل الأمر التالي عند المطالبة: cd $ALSDIR\lib\vtl\95\mti
4. إنشاء مكتبة العائلة. أدخل الأمر التالي عند المطالبة: vlib
5. قم بتعيين مكتبة VITAL على الخريطة الدليل. أدخل الأمر التالي عند المطالبة: vmap $ALSDIR\lib\vtl\95\mti\
6. قم بتجميع مكتبات VITAL الخاصة بك.
   vcom - العمل ../ .vhd
   على سبيل المثالampلتجميع مكتبة 40MX لمحاكيك، اكتب الأمر التالي: vcom -work a40mx ../40mx.vhd
7. (اختياري) جَمْع مكتبة الترحيل. نفِّذ هذه الخطوة فقط إذا كنت بحاجة إلى استخدام مكتبة الترحيل. اكتب الأمر التالي عند موجه الأوامر: vcom -work ../ _mig.vhd

تدفق التصميم

يصف هذا الفصل تدفق التصميم لمحاكاة التصاميم باستخدام أداة محاكاة متوافقة مع VHDL VITAL.

تدفق تصميم VHDL VITAL
يتضمن تدفق تصميم VHDL VITAL أربع خطوات رئيسية:

1. إنشاء التصميم
2. تنفيذ التصميم
3. برمجة
4. التحقق من النظام

توضح الأقسام التالية هذه الخطوات بالتفصيل.

إنشاء التصميم
أثناء إنشاء التصميم/التحقق منه، يتم التقاط التصميم في مصدر VHDL على مستوى RTL (سلوكي) file.
بعد التقاط التصميم، يمكنك إجراء محاكاة سلوكية لـ VHDL file للتحقق من صحة شيفرة VHDL، يُدمج الشيفرة في قائمة شبكات VHDL هيكلية (على مستوى البوابة). بعد الدمج، يُمكنك إجراء محاكاة هيكلية اختيارية للتصميم قبل التخطيط. وأخيرًا، تُنشأ قائمة شبكات EDIF للاستخدام في نظام Libero SoC، وتُنشأ قائمة شبكات هيكلية VHDL بعد التخطيط لمحاكاة التوقيت في مُحاكي متوافق مع VHDL VITAL.

إدخال مصدر VHDL
أدخل مصدر تصميم VHDL الخاص بك باستخدام محرر نصوص أو محرر HDL حساس للسياق. يمكن أن يحتوي مصدر تصميم VHDL على هياكل بمستوى RTL، بالإضافة إلى تجسيدات لعناصر هيكلية، مثل نوى Libero SoC.

المحاكاة السلوكية
قم بإجراء محاكاة سلوكية لتصميمك قبل التجميع. تتحقق المحاكاة السلوكية من وظائف كود VHDL. عادةً، تستخدم نظامًا بدون تأخيرات ومنصة اختبار VHDL قياسية لإجراء المحاكاة. راجع الوثائق المرفقة بأداة المحاكاة للحصول على معلومات حول إجراء المحاكاة الوظيفية.

توليف
بعد إنشاء مصدر تصميم VHDL السلوكي، يجب عليك تجميعه. يُحوّل التجميع VHDL السلوكي file في قائمة شبكات على مستوى البوابة، يُحسّن التصميم لتقنية مستهدفة. تحتوي الوثائق المرفقة بأداة التوليف على معلومات حول إجراء توليف التصميم.

إنشاء قائمة EDIF Netlist
بعد إنشاء تصميمك وتوليفه والتحقق منه، يقوم البرنامج بإنشاء قائمة شبكة EDIF للمكان والطريق في Libero SoC.
تُستخدم قائمة الشبكة EDIF هذه أيضًا لإنشاء قائمة شبكة VHDL هيكلية لاستخدامها في المحاكاة الهيكلية.

إنشاء قائمة شبكات VHDL الهيكلية
يقوم Libero SoC بإنشاء قائمة شبكة VHDL على مستوى البوابة من قائمة شبكة EDIF الخاصة بك لاستخدامها في محاكاة البنية التحتية لما بعد التوليف.
ال file يتوفر في دليل /synthesis إذا كنت ترغب في إجراء المحاكاة يدويًا.
المحاكاة الهيكلية
قم بإجراء محاكاة هيكلية قبل التركيب والتوجيه. تتحقق المحاكاة الهيكلية من وظائف قائمة الشبكات الهيكلية VHDL لما بعد التجميع والتخطيط المسبق. تُستخدم تأخيرات الوحدات المضمنة في مكتبات Libero SoC VITAL المُجمّعة. راجع الوثائق المرفقة بأداة المحاكاة للحصول على معلومات حول إجراء المحاكاة الهيكلية.

تنفيذ التصميم
أثناء تنفيذ التصميم، يمكنك وضع التصميم وتوجيهه باستخدام نظام Libero SoC. بالإضافة إلى ذلك، يمكنك إجراء تحليل التوقيت. بعد وضع التصميم وتوجيهه، يمكنك إجراء محاكاة تخطيط ما بعد التصميم (التوقيت) باستخدام محاكي متوافق مع VHDL VITAL.
برمجة
برمج جهازًا باستخدام برنامج وعتاد برمجة من Microsemi SoC أو نظام برمجة معتمد من جهة خارجية. راجع مساعدة المبرمجين عبر الإنترنت للحصول على معلومات حول برمجة جهاز Microsemi SoC.
التحقق من النظام
بإمكانك إجراء التحقق من النظام على جهاز مبرمج باستخدام أداة التشخيص Silicon Explorer.
راجع البدء السريع لبرنامج Silicon Explorer للحصول على معلومات حول استخدام Silicon Explorer.

إنشاء قوائم الشبكة

يصف هذا الفصل الإجراءات الخاصة بإنشاء قوائم الشبكات EDIF وVHDL البنيوية.
إنشاء قائمة Netlist EDIF
بعد التقاط مخططك أو تجميع تصميمك، أنشئ قائمة شبكات EDIF من أداة التقاط أو تجميع المخططات. استخدم قائمة شبكات EDIF لتحديد الموقع والمسار. راجع الوثائق المرفقة بأداة التقاط أو تجميع المخططات لمزيد من المعلومات حول إنشاء قائمة شبكات EDIF.
إنشاء قائمة شبكات VHDL هيكلية
قائمة شبكات VHDL الهيكلية fileيتم إنشاء s تلقائيًا كجزء من مشروع Libero SoC الخاص بك.
يمكنك العثور على قائمة الشبكة VHDL الخاصة بك files في مجلد /synthesis بمشروع Libero الخاص بك. على سبيل المثالampإذا كان اسم دليل مشروعك هو project1، فستكون قائمة الشبكة الخاصة بك fileتوجد s في /project1/synthesis.
بعض العائلات تمكنك من تصدير هذه fileللاستخدام في أدوات خارجية، يمكنك تصدير قائمة الشبكة يدويًا. إذا كان جهازك يدعم هذه الميزة، يمكنك تصدير قائمة الشبكة. fileمن الأدوات > التصدير > القائمة الشبكية.

المحاكاة باستخدام ModelSim

يصف هذا الفصل الخطوات اللازمة لإجراء محاكاة سلوكية وبنيوية وتوقيتية باستخدام محاكي ModelSim.
الإجراءات الموضحة خاصة بالكمبيوتر الشخصي. تعمل نفس إجراءات الإعداد على نظام يونكس. استخدم الشرطة المائلة للأمام بدلاً من الشرطة المائلة للخلف. بالنسبة لنظام الكمبيوتر الشخصي، اكتب الأوامر في نافذة MTI. بالنسبة لنظام يونكس، اكتب الأوامر في نافذة يونكس.

المحاكاة السلوكية
استخدم الإجراء التالي لإجراء محاكاة سلوكية لتصميم ما. راجع الوثائق.
مضمن مع أداة المحاكاة الخاصة بك للحصول على معلومات إضافية حول إجراء محاكاة السلوك.

1. استدعاء محاكي ModelSim الخاص بك. (للكمبيوتر الشخصي فقط)
2. غيّر الدليل إلى دليل مشروعك. يجب أن يتضمن هذا الدليل تصميم VHDL الخاص بك. files ومنصة الاختبار. النوع: cd
3. ربطها بالمكتبة. إذا تم إنشاء أي نوى في مصدر VHDL، فاكتب الأمر التالي لربطها بمكتبة VITAL المُجمّعة: vmap $ALSDIR\lib\vtl\95\mti\
   للإشارة إلى مكتبة العائلة في تصميم VHDL الخاص بك fileس، أضف الأسطر التالية إلى تصميم VHDL الخاص بك fileس: المكتبة ؛ يستخدم .المكونات.الكل؛
4. أنشئ مجلد "عمل". النوع: vlib work
5. عيّن إلى مجلد "العمل". اكتب الأمر التالي: vmap work .\work
6. قم بإجراء محاكاة سلوكية لتصميمك. لإجراء محاكاة سلوكية باستخدام مُحاكي VSystem أو ModelSim، قم بتجميع تصميم VHDL ومنصة الاختبار. files وشغّل محاكاة. للتصاميم الهرمية، قم بتجميع كتل التصميم ذات المستوى الأدنى قبل كتل التصميم ذات المستوى الأعلى.

توضح الأوامر التالية كيفية تجميع تصميم VHDL وبيئة الاختبار files:
vcom -93 .vhd
vcom -93 .vhd

لمحاكاة التصميم، اكتب:
مقابل
على سبيل المثالampعلى:
vsim اختبار_المضيف_السلوك
سيتم محاكاة زوج الكيان-الهندسة المُحدد بواسطة التكوين المسمى test_adder_behave في منصة الاختبار. إذا كان تصميمك يحتوي على نواة PLL، فاستخدم دقة 1ps:
vsim -t ps
على سبيل المثالampعلى:
vsim -t ps اختبار_adder_behave

المحاكاة الهيكلية
استخدم الإجراء التالي لإجراء محاكاة هيكلية.

1. إنشاء قائمة شبكات VHDL هيكلية. إذا كنت تستخدم مُجمِّع تصميم Synopsys، فأنشئ قائمة شبكات VHDL هيكلية باستخدام هذه الأداة.
   إذا كنت تستخدم أدوات تركيب أخرى، قم بإنشاء VHDL على مستوى البوابة من قائمة الشبكة EDIF الخاصة بك باستخدام file يتم إنشاؤها تلقائيًا في مشروعك. تتيح لك بعض عائلات التصميم إنشاء fileيمكنك القيام بذلك مباشرة من القائمة أدوات > تصدير > قائمة الشبكة.
   ملحوظة: يستخدم ملف VHDL المُولَّد معيار std_logic لجميع المنافذ. ستكون منافذ الناقل بنفس ترتيب البتات كما تظهر في قائمة EDIF.
2. ربط مكتبة VITAL. شغّل الأمر التالي لربط مكتبة VITAL المُجمّعة.
   خريطة افتراضية $ALSDIR\lib\vtl\95\mti\
3. قم بتجميع قائمة الشبكات الهيكلية. قم بتجميع تصميم VHDL ومنصة الاختبار الخاصة بك. fileس. توضح الأوامر التالية كيفية تجميع تصميم VHDL وبيئة الاختبار files:
   vcom - فقط e -93 .vhd
   vcom -فقط -93 .vhd
   في كوم .vhd
   ملحوظة: أولاً، يُجمّع التطبيق الكيانات، ثم يُجمّع البنى المعمارية، كما هو مطلوب لقوائم شبكات VHDL التي تُكتبها بعض الأدوات.
4. شغّل المحاكاة الهيكلية. لمحاكاة تصميمك، اكتب: vsim
   على سبيل المثالample: vsim test_adder_structure
   سيتم محاكاة زوج الكيان والهندسة المعمارية المحدد بواسطة التكوين المسمى test_adder_structure في testbench.
   إذا كان التصميم الخاص بك يحتوي على نواة PLL، فاستخدم دقة 1ps: vsim -t ps
   على سبيل المثالample: vsim -t ps test_adder_structure

محاكاة التوقيت
لإجراء محاكاة التوقيت:

1. إذا لم تقم بذلك، فقم بتعليق التصميم الخاص بك وإنشاء منصة الاختبار الخاصة بك.
2. لإجراء محاكاة التوقيت باستخدام محاكي V-System أو ModelSim، قم بتجميع تصميم VHDL ومنصة الاختبار الخاصة بك fileإذا لم تكن قد جُمعت مسبقًا لمحاكاة هيكلية، وشغّل محاكاة. توضح الأوامر التالية كيفية تجميع تصميم VHDL ومنصة الاختبار. files:
   vcom - فقط e -93 .vhd
   vcom -فقط -93 .vhd
   في كوم .vhd
   ملاحظة: يؤدي تنفيذ الخطوات السابقة إلى تجميع الكيانات أولاً ثم البنيات التحتية، كما هو مطلوب لقوائم الشبكات VHDL المكتوبة بواسطة بعض الأدوات.
3. قم بتشغيل محاكاة التعليق الخلفي باستخدام معلومات التوقيت في SDF file. النوع: vsim -sdf[max|typ|min] / = .sdf -c
   ال يُحدد هذا الخيار المنطقة (أو المسار) لمثيل في تصميم يبدأ فيه التعليق التوضيحي الخلفي. يمكنك استخدامه لتحديد مثيل FPGA مُحدد في تصميم نظام أكبر أو منصة اختبار ترغب في التعليق التوضيحي الخلفي عليها. على سبيل المثالample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   في هذا المثال السابقampتم إنشاء مُجمِّع الكيان كمثال "uut" في بيئة الاختبار. سيتم محاكاة زوج الكيان-البنية المحدد بواسطة التكوين المسمى "test_adder_structural" في بيئة الاختبار باستخدام أقصى فترات تأخير محددة في SDF. file.
   إذا كان التصميم الخاص بك يحتوي على نواة PLL، فاستخدم دقة 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   على سبيل المثالample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

أ - دعم المنتج

تدعم مجموعة منتجات Microsemi SoC منتجاتها بخدمات دعم متنوعة ، بما في ذلك خدمة العملاء ، ومركز الدعم الفني للعملاء ، أ webالموقع والبريد الإلكتروني ومكاتب المبيعات في جميع أنحاء العالم.
يحتوي هذا الملحق على معلومات حول الاتصال بـ Microsemi SoC Products Group واستخدام خدمات الدعم هذه.

خدمة العملاء
اتصل بخدمة العملاء للحصول على دعم غير تقني للمنتجات ، مثل تسعير المنتج وترقيات المنتج ومعلومات التحديث وحالة الطلب والتفويض.
من أمريكا الشمالية، اتصل على 800.262.1060
من بقية العالم، اتصل على 650.318.4460
فاكس من أي مكان في العالم 408.643.6913

مركز الدعم الفني للعملاء
يضم مركز الدعم الفني للعملاء في مجموعة منتجات مايكروسيمي للأنظمة على رقاقة (SoC) مهندسين ذوي مهارات عالية، يمكنهم مساعدتك في الإجابة على استفساراتك المتعلقة بالأجهزة والبرامج والتصميم حول منتجات مايكروسيمي للأنظمة على رقاقة. يخصص مركز الدعم الفني للعملاء وقتًا طويلًا لإعداد ملاحظات التطبيق، وإجابات على الأسئلة الشائعة حول دورة التصميم، وتوثيق المشكلات المعروفة، وطرح الأسئلة الشائعة. لذا، قبل التواصل معنا، يُرجى زيارة مواردنا الإلكترونية. من المرجح أننا أجبنا على أسئلتك.

الدعم الفني
قم بزيارة دعم العملاء webموقع (www.microsemi.com/soc/support/search/default.aspx) لمزيد من المعلومات والدعم. العديد من الإجابات المتاحة على البحث web تتضمن الموارد الرسوم البيانية والرسوم التوضيحية وروابط لمصادر أخرى على webموقع.

Webموقع
يمكنك تصفح مجموعة متنوعة من المعلومات الفنية وغير الفنية على الصفحة الرئيسية لشركة نفط الجنوب ، على www.microsemi.com/soc.

الاتصال بمركز الدعم الفني للعملاء
يعمل في مركز الدعم الفني مهندسون ذوو مهارات عالية. يمكن الاتصال بمركز الدعم الفني عن طريق البريد الإلكتروني أو من خلال Microsemi SoC Products Group webموقع.
بريد إلكتروني
يمكنك توصيل أسئلتك الفنية إلى عنوان البريد الإلكتروني الخاص بنا وتلقي الإجابات عن طريق البريد الإلكتروني أو الفاكس أو الهاتف. أيضًا ، إذا كانت لديك مشكلات في التصميم ، يمكنك إرسال تصميمك بالبريد الإلكتروني fileلتلقي المساعدة.
نحن نراقب حساب البريد الإلكتروني باستمرار على مدار اليوم. عند إرسال طلبك إلينا ، يرجى التأكد من تضمين اسمك الكامل واسم الشركة ومعلومات الاتصال الخاصة بك لمعالجة طلبك بكفاءة.
عنوان البريد الإلكتروني للدعم الفني هو soc_tech@microsemi.com.

حالاتي
يمكن لعملاء Microsemi SoC Products Group إرسال الحالات الفنية وتتبعها عبر الإنترنت من خلال الانتقال إلى My Cases.
خارج الولايات المتحدة
يمكن للعملاء الذين يحتاجون إلى مساعدة خارج المناطق الزمنية للولايات المتحدة إما الاتصال بالدعم الفني عبر البريد الإلكتروني (soc_tech@microsemi.com) أو اتصل بمكتب مبيعات محلي. يمكن العثور على قوائم مكتب المبيعات في www.microsemi.com/soc/company/contact/default.aspx.

ITAR الدعم الفني
للحصول على الدعم الفني بشأن RH و RT FPGAs التي تنظمها لوائح التجارة الدولية في الأسلحة (ITAR) ، اتصل بنا عبر soc_tech_itar@microsemi.com. بدلاً من ذلك ، ضمن حالاتي ، حدد نعم في القائمة المنسدلة إيتار. للحصول على قائمة كاملة من Microsemi FPGAs الخاضعة لتنظيم ITAR ، قم بزيارة ITAR web صفحة.

المقر الرئيسي لشركة Microsemi
One Enterprise، Aliso Viejo CA 92656 USA
داخل الولايات المتحدة الأمريكية: +1 949-380-6100
المبيعات: +1 949-380-6136
الفاكس: +1 949-215-4996

تقدم شركة Microsemi Corporation (NASDAQ: MSCC) مجموعة شاملة من حلول أشباه الموصلات في مجالات: الطيران والدفاع والأمن. المؤسسة والاتصالات ؛ وأسواق الطاقة الصناعية والبديلة. تشتمل المنتجات على أجهزة تناظرية و RF عالية الأداء وعالية الموثوقية وإشارات مختلطة ودوائر متكاملة للترددات الراديوية و SoCs قابلة للتخصيص و FPGAs وأنظمة فرعية كاملة. يقع المقر الرئيسي لشركة Microsemi في أليسو فيجو ، كاليفورنيا. تعرف على المزيد على www.microsemi.com.

© 2012 شركة Microsemi. كل الحقوق محفوظة. Microsemi وشعار Microsemi هما علامتان تجاريتان لشركة Microsemi Corporation. جميع العلامات التجارية وعلامات الخدمة الأخرى مملوكة لأصحابها المعنيين.
5-57-9006-12/11.12

المستندات / الموارد

إصدارات مجموعة تصميم نظام SoC من Microchip VHDL VITAL [بي دي اف] دليل المستخدم الإصدارات من 2024.2 إلى 12.0، إصدارات VHDL VITAL SoC Design Suite، VHDL VITAL، إصدارات SoC Design Suite، إصدارات المجموعة، الإصدارات

مراجع

• دليل المستخدم